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[发明专利]一种基于查找表的低复杂度近似乘法器-CN201810933084.2有效
发明人：贺雅娟;万晨雨;何进;衣溪琳;裴浩然;张波 -专利权人：电子科技大学
申请日： 2018-08-16 - 公布日： 2023-06-02 - 主分类号： G06F7/523 文献下载
摘要：一种基于查找表的低复杂度近似乘法器，属于集成电路技术领域。包括查找表存储模块和近似加法器模块，查找表存储模块包括N个存储单元分别用于存储N个系数，其中第i个存储单元存储的第i个系数为将R位乘数左移i‑1位并在低i‑1位补0形成的R+i‑1位的二进制数；N个存储单元分别由对应的N位被乘数控制，当被乘数的第i‑1位为1时将对应的第i个存储单元存储的第i个系数作为查找表存储模块的第i个输出信号输出到近似加法器模块中，当被乘数的第i‑1位为0时将0作为查找表存储模块的第i个输出信号输出到近似加法器模块中；近似加法器模块将查找表存储模块的N个输出信号相加后产生乘法器的输出信号。本发明解决了输入大位宽时存在的面积过大的问题。
一种基于查找复杂度近似乘法器

[发明专利]近似基-8布斯编码器及混合布斯编码的近似二进制乘法器-CN201911196421.5有效
发明人：贺雅娟;朱飞宇;衣溪琳;裴浩然;侯博文;张波 -专利权人：电子科技大学
申请日： 2019-11-29 - 公布日： 2023-04-07 - 主分类号： G06F7/46 文献下载
摘要：本发明提出一种近似基‑8布斯编码器，将传统的精确基‑8布斯编码中的“×3”用“×2”和“×4”代替，使近似基‑8布斯编码的所有部分积都能通过简单移位得到，大幅简化了编码电路。本发明还提出一种应用近似基‑8布斯编码器构成的混合布斯编码的近似二进制乘法器，将精确基‑4布斯编码与近似基‑8布斯编码方案相结合，在乘数的高权重部分，采用精确的基‑4布斯编码进行划分编码并根据编码生成对应的部分积；在乘数的低权重部分，采用近似基‑8布斯编码进行划分编码并根据编码生成对应的部分积；利用部分积压缩模块将编码模块产生的所有部分积进行压缩，利用最终求和模块将经过部分积压缩模块压缩后的所有部分积相加得到近似二进制乘法器的最终输出。
近似编码器混合编码二进制乘法器

[发明专利]高基数近似布斯编码方法和混合基数布斯编码近似乘法器-CN202010292881.4有效
发明人：贺雅娟;衣溪琳;朱飞宇;侯博文;张波 -专利权人：电子科技大学
申请日： 2020-04-15 - 公布日： 2023-03-28 - 主分类号： G06F7/533 文献下载
摘要：高基数近似布斯编码方法和混合基数布斯编码近似乘法器，属于集成电路技术领域。高基数近似布斯编码方法将n位被乘数中权重更低的m位进行编码并结合n位乘数获得两个不完全部分积A和B，相加后获得近似编码结果。混合基数布斯编码近似乘法器结合精确布斯编码模块和高基数近似布斯编码模块分别获得精确部分积和近似部分积，再结合本发明提出的符号位扩展算法生成的符号扩展位形成部分积阵列，对部分积阵列进行压缩和相加就获得了近似乘法器的最终计算结果，另外本发明对近似乘法器的误差模型进行推导获取了精度指标。高基数近似布斯编码在保证较高计算精度同时降低了乘法器的结构复杂度，符号扩展位避免大量相同数字累加使得硬件设计得以简化。
基数近似编码方法混合乘法器

[发明专利]一种高速低功耗的近似4-2压缩器-CN201810888536.X有效
发明人：贺雅娟;衣溪琳;裴浩然;何进;万晨雨;张波 -专利权人：电子科技大学
申请日： 2018-08-07 - 公布日： 2023-03-03 - 主分类号： G06F7/523 文献下载
摘要：一种高速低功耗的近似4‑2压缩器，属于集成电路技术领域。本发明提出的近似4‑2压缩器，取消了精确4‑2压缩器的Cout信号和Cin信号，减短了4‑2压缩器的关键路径和延迟时间，提高了运算速度；在传统精确4‑2压缩器的基础上进行了逻辑近似，得到了近似逻辑表达式并给出了该近似逻辑表达式的一种电路实现形式，对该近似表达式进行等价变化得到了一种更加简化的电路结构。本发明通过优化电路结构减少了使用的晶体管，与传统精确4‑2压缩器相比具有更低的硬件复杂度，从而具有更低的延迟和功耗；适用于要求低延迟、低功耗、且可以容忍一定误差的运算场景。
一种高速功耗近似压缩器

[发明专利]一种零均值误差的近似4-2压缩器-CN202010279881.0有效
发明人：贺雅娟;衣溪琳;裴浩然;朱飞宇;彭泽阳;张波 -专利权人：电子科技大学
申请日： 2020-04-10 - 公布日： 2023-03-03 - 主分类号： G06F7/60 文献下载
摘要：一种零均值误差的近似4‑2压缩器，属于集成电路技术领域。其中第一与非门的第一输入端连接第二或门的第一输入端并作为近似4‑2压缩器的第一输入端，其第二输入端连接第二或门的第二输入端并作为近似4‑2压缩器的第三输入端，其输出端连接第三与非门的第一输入端；第一异或非门的第一输入端连接第一或门的第一输入端并作为近似4‑2压缩器的第二输入端，其第二输入端连接第一或门的第二输入端并作为近似4‑2压缩器的第四输入端，其输出端连接第二与非门的第一输入端；第二与非门的第二输入端连接第二或门的输出端，其输出端连接第三与非门的第二输入端；第三与非门的输出端输出近似4‑2压缩器的伪和信号，第一或门的输出端输出近似4‑2压缩器的进位信号。
一种均值误差近似压缩器

[发明专利]一种基于近似4-2压缩器的近似乘法运算方法和近似乘法器-CN201910662514.6有效
发明人：贺雅娟;衣溪琳;裴浩然;朱飞宇;张波 -专利权人：电子科技大学
申请日： 2019-07-22 - 公布日： 2022-12-20 - 主分类号： G06F7/523 文献下载
摘要：一种基于近似4‑2压缩器的近似乘法运算方法和近似乘法器，根据乘数和被乘数得到部分积所有位的值，并将所有位部分积分为精确压缩部分、近似压缩部分和截断部分，精确压缩部分利用4‑2压缩器、全加器和半加器进行精确压缩，近似压缩部分添加第一补偿值后用近似4‑2压缩器进行近似压缩，将精确压缩后的部分积和近似压缩后的部分积相加得到精确压缩部分和近似压缩部分对应的输出位，并结合第二补偿值作为的截断部分对应的输出位共同构成最终乘法结果。本发明通过采用低位部分积截断和近似树形压缩减少了电路复杂度，降低了延迟功耗，同时结合常数补偿进一步减小乘法运算误差，保持了较高的精度。
一种基于近似压缩器乘法运算方法乘法器

[发明专利]一种高稳定性的CORDIC算法实现电路-CN201810932029.1有效
发明人：贺雅娟;何进;张子骥;万晨雨;衣溪琳;张波 -专利权人：电子科技大学
申请日： 2018-08-16 - 公布日： 2022-12-02 - 主分类号： G06F7/548 文献下载
摘要：一种高稳定性的CORDIC算法实现电路，属于集成电路技术领域。包括CORDIC算法运算模块和检错纠错模块，CORDIC算法运算模块包括n个级联的CORDIC运算单元，检错纠错模块包括第一寄存器组、第二寄存器组、第一加法器、比较器和选择器，第一寄存器组的输入端连接第m个CORDIC运算单元的输出端，其输出端连接第一加法器和选择器的第一输入端；第二寄存器组的输入端连接第n个CORDIC运算单元的输出端，其输出端连接第一加法器和选择器的第二输入端；比较器的输入端连接第一加法器的输出端，其输出端连接选择器的选择控制端，用于控制将选择器的第一输入端或第二输入端的输入信号作为CORDIC算法实现电路的输出信号。本发明解决了低压下的稳定性问题和容噪技术中硬件开销大的问题。
一种稳定性 cordic 算法实现电路

[发明专利]一种近似4-2压缩器及近似乘法器-CN201811376371.4有效
发明人：贺雅娟;裴浩然;衣溪琳;张子骥;周航;张波 -专利权人：电子科技大学
申请日： 2018-11-19 - 公布日： 2022-11-04 - 主分类号： G06F7/523 文献下载
摘要：一种近似4‑2压缩器及近似乘法器，属于集成电路技术领域。近似4‑2压缩器包括第一或门、第二或门、第三或门、第一与门、第二与门和第三与门，第一或门和第一与门的第一输入端作为近似4‑2压缩器的第一输入端，它们的第二输入端连作为近似4‑2压缩器的第二输入端，它们的输出端连接第三与门的两个输入端；第二或门和第二与门的第一输入端作为近似4‑2压缩器的第三输入端，它们的第二输入端作为近似4‑2压缩器的第四输入端；第三或门的输入端分别连接第一与门、第二与门和第三与门的输出端，其输出端作为近似4‑2压缩器的输出端。近似乘法器的近似压缩模块采用本发明提出的近似4‑2压缩器，并辅以误差矫正单元，具有高精度、低功耗和低延迟的特点。
一种近似压缩器乘法器

[发明专利]一种具有高读噪声容限的SRAM存储单元电路-CN201810535778.0有效
发明人：贺雅娟;吴晓清;张九柏;衣溪琳;钱亦端;裴浩然;张波 -专利权人：电子科技大学
申请日： 2018-05-30 - 公布日： 2021-06-08 - 主分类号： G11C11/419 文献下载
摘要：一种具有高读噪声容限的SRAM存储单元电路，属于集成电路技术领域。第一NMOS管的栅极连接第二NMOS管的栅极和字线，其漏极作为共享传输端，其源极连接第二PMOS管、第三PMOS管、第四NMOS管和第六NMOS管的栅极以及第一PMOS管和第三NMOS管的漏极；第二NMOS管的漏极连接位线，其源极连接第一PMOS管和第五NMOS管的栅极以及第三PMOS管和第六NMOS管的漏极；第二PMOS管的源极连接第一PMOS管的源极并连接电源电压，其漏极连接第三NMOS管的栅极、第三PMOS管的源极和第四NMOS管的漏极；第五NMOS管的漏极连接第三NMOS管的源极，其源极连接第四NMOS管和第六NMOS管的源极并接地。本发明具有较高的读噪声容限，能够解决半选问题，用于位交错阵列结构中可以改善存储器的软错误率问题。
一种具有噪声容限 sram 存储单元电路

[发明专利]一种亚阈值SRAM存储单元电路-CN201710441332.7有效
发明人：贺雅娟;张九柏;何进;张子骥;衣溪琳;张波 -专利权人：电子科技大学
申请日： 2017-06-13 - 公布日： 2020-05-22 - 主分类号： G11C11/419 文献下载
摘要：一种亚阈值SRAM存储单元电路，属于集成电路技术领域。本发明的电路中第一PMOS管P1、第一NMOS管N1和第三NMOS管N3构成第一反相器，第二PMOS管P2、第二NMOS管N2和第四NMOS管N4构成第二反相器，用于存储相反的数据，即存储点Q和存储点QB的数据；第七NMOS管N7和第八NMOS管N8用于控制读操作，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8用于控制写操作；本发明的电路结合其读写结构，能够有效的提高读写噪声容限，达到了传统6T SRAM存储单元的读噪声容限的1.7倍，写噪声容限的1.41倍，可以工作在亚阈值区，降低了功耗。
一种阈值 sram 存储单元电路

[发明专利]一种适用于近阈值和亚阈值的低漏电标准单元的设计方法-CN201710656284.3有效
发明人：贺雅娟;史兴荣;张子骥;张岱南;衣溪琳;何进;张波 -专利权人：电子科技大学
申请日： 2017-08-03 - 公布日： 2019-11-01 - 主分类号： G06F17/50 文献下载
摘要：适用于近阈值和亚阈值的低漏电标准单元的设计方法，属于数字集成电路技术领域。选取预定尺寸的标准器件搭建反相器并计算标准器件的N/P漏电比；搭建标准单元电路并将标准单元电路的漏电流和延时从其来源进行划分，计算得到标准单元电路的N/P漏电系数比和N/P延时系数比，从而得出标准单元电路漏电能耗最小的最优N/P漏电比；再根据标准器件的N/P漏电比和标准单元电路的最优N/P漏电比计算调节系数，根据调节系数进行尺寸设计，得到漏电能耗最小时构成标准单元电路的NMOS管和PMOS管的最优尺寸。根据本发明提出的方法所设计的标准单元具有低漏电的特点，基于此可以实现低功耗数字电路的设计。
适用于阈值漏电标准单元设计方法

[发明专利]一种基于跳变检错结构的时序错误检测单元-CN201710656309.X有效
发明人：贺雅娟;杨家兴;张子骥;张岱南;邢彦;衣溪琳;张波 -专利权人：电子科技大学
申请日： 2017-08-03 - 公布日： 2019-06-04 - 主分类号： H03K19/00 文献下载
摘要：一种基于跳变检错结构的时序错误检测单元，涉及集成电路技术领域。包括时序检测部分和数据采样部分，其中时序检测部分只用8个MOS晶体管就能实现时序错误检测，结构简单，面积开销小；且数据采样部分采用了电平有效的锁存器，所以不会受亚稳态的影响；另外本发明将时序错误检测部分与数据采样部分分开，两部分独立工作互不影响，提高了电路的稳定性。本发明应用于流水线技术时，结合全局时钟暂停纠错技术，即使在同一周期出现多个时序错误，也只需要一个额外的周期就能纠错，能够大幅度降低流水线电路的功耗。
一种基于检错结构时序错误检测单元

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