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[发明专利]半导体器件以及用于制造半导体器件的方法-CN201310017003.1有效
发明人： 岛昌司 -专利权人：富士通半导体股份有限公司
申请日： 2013-01-17 - 公布日： 2013-07-17 - 主分类号： H01L27/092 文献下载
摘要：本发明公开了一种半导体器件以及用于制造半导体器件的方法，该半导体器件包括：栅电极，形成在第一导电类型的半导体衬底的第一区域上方；第一导电类型的源极区和漏极区，形成在栅电极的两侧；第二导电类型的沟道掺杂层，至少形成在沟道区的源极区侧的区域中，该沟道掺杂层具有第二导电类型的掺杂剂的浓度的浓度梯度，其朝向漏极区降低；第二导电类型的第一阱，具有第二导电类型的掺杂剂的浓度的浓度梯度，其朝向漏极区降低；以及第二导电类型的第二阱，形成在第一区域中，连接至第一阱且位于第一阱下方。本发明可形成所需导电类型的高耐压晶体管，同时抑制了工艺的数量增加。
半导体器件以及用于制造方法

[发明专利]半导体器件-CN201110333626.0有效
发明人： 岛昌司;西乡薰;三沢信裕;佐佐木孝朗 -专利权人：富士通半导体股份有限公司
申请日： 2011-10-26 - 公布日： 2012-05-30 - 主分类号： H01L23/498 文献下载
摘要：一种半导体器件，包括：晶体管阵列，其包括多个晶体管，每个晶体管具有沿第一方向延伸的栅电极，所述多个晶体管沿与所述第一方向相交的第二方向布置；以及焊盘电极，沿所述晶体管阵列的所述第一方向布置并电连接至所述多个晶体管的源极区。本发明的半导体器件在半导体衬底的表面侧具有高散热效率并且能够以低成本安装。
半导体器件

[发明专利]半导体器件及其制造方法-CN201110074658.3有效
发明人： 岛昌司 -专利权人：富士通半导体股份有限公司
申请日： 2011-03-23 - 公布日： 2011-09-28 - 主分类号： H01L21/8238 文献下载
摘要：公开了一种半导体器件及其制造方法，该半导体器件制造方法包括：在半导体衬底内形成具有第一导电类型的沟道掺杂层，所述沟道掺杂层形成在除了用于形成低浓度漏极区域的掺杂杂质所被引入的漏极杂质区域以外的区域，所述沟道掺杂层与所述漏极杂质区域分开；在所述半导体衬底上经由栅绝缘膜形成栅极；以栅极为掩模，通过向所述半导体衬底内引入第二导电掺杂杂质，在所述半导体衬底内栅极的第一侧形成低浓度源极区域，在所述半导体衬底内栅极的第二侧的漏极杂质区域中形成低浓度漏极区域。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN200880124601.6有效
发明人： 岛昌司;常信和清;铃木俊秀 -专利权人：富士通半导体股份有限公司
申请日： 2008-01-10 - 公布日： 2010-12-08 - 主分类号： H01L29/78 文献下载
摘要：提供半导体器件及其制造方法，该半导体器件具有能够抑制正向电阻的增加并且能够实现耐压性提高的MIS型晶体管。该半导体器件具有：第一低浓度漏极区域，其进入MIS型晶体管的栅电极的下方；高浓度漏极区域，其在第一低浓度漏极区域内，从栅电极分离，且杂质浓度比第一低浓度漏极区域的杂质浓度高；逆导电型区域，其在第一低浓度漏极区域内，形成在上述高浓度漏极区域和上述栅电极之间的表面区域，其具有与漏极区域相反的导电型，且与漏极区域形成pn结。
半导体器件及其制造方法

[发明专利]半导体器件的制造方法-CN201010144910.9有效
发明人： 岛昌司 -专利权人：富士通微电子株式会社
申请日： 2010-03-18 - 公布日： 2010-09-22 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供了一种半导体器件的制造方法，该方法包括如下步骤：形成限定第一区和第二区的隔离区；向所述第一区和所述第二区内注入第一导电类型的第一杂质；在所述第一区上方形成第一栅极绝缘膜和第一栅电极；在所述第二区上方形成第二栅极绝缘膜和第二栅电极；在所述第二区的第一部分上方形成第一掩模层，以暴露所述第二区的第二部分和所述第一区；以及将所述第一导电类型的第二杂质从与所述半导体衬底的表面倾斜的方向注入到所述半导体衬底内。
半导体器件制造方法

[发明专利]半导体集成电路的制造方法-CN201010002967.5有效
发明人：畑田明良;片上朗;田村直义;岛宗洋介;岛昌司;大田裕之 -专利权人：富士通微电子株式会社
申请日： 2005-06-15 - 公布日： 2010-07-14 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体集成电路器件的制造方法，包括以下步骤：在第一栅电极图形和第二栅电极图形的各个侧壁表面上形成第一侧壁绝缘膜；在第一侧壁绝缘膜上形成第二侧壁绝缘膜；在第一和第二栅电极图形的横向两侧形成n型源极区和漏极区；于第一栅电极图形和第二栅电极图形的各个侧壁表面上形成第三侧壁绝缘膜；在源极区和漏极区下面形成互相分离并具有低杂质浓度水平的第一和第二缓冲扩散区；从第一和第二栅电极的侧壁表面除去第二和第三侧壁绝缘膜；在每个第一和第二栅电极上形成具有耐HF特性的第四侧壁绝缘膜；在第二栅电极的横向两侧形成第一和第二沟槽；及填充第二器件区中的第一和第二沟槽。
半导体集成电路制造方法

[发明专利]半导体器件及其制造方法-CN200780052224.5有效
发明人： 岛昌司 -专利权人：富士通微电子株式会社
申请日： 2007-03-19 - 公布日： 2010-01-27 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种半导体器件及其制造方法。半导体器件具有：N型晶体管30，其具有N型源极/漏极区域24n和栅电极16n；侧壁绝缘膜18a，其形成在栅电极16n的侧壁部分，其杨氏模量比硅的杨氏模量小；P型晶体管30p，其具有P型源极/漏极区域24p和栅电极16p；侧壁绝缘膜36，其形成在栅电极16p的侧壁部分，其杨氏模量比硅的杨氏模量大且比侧壁绝缘膜18a的杨氏模量大；拉伸应力膜32，其覆盖N型晶体管30n；以及压缩应力膜38，其覆盖所述P型晶体管30p。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN200680055979.6有效
发明人： 岛昌司 -专利权人：富士通微电子株式会社
申请日： 2006-09-29 - 公布日： 2009-09-02 - 主分类号： H01L29/78 文献下载
摘要：在p型MOS晶体管(10)中，通过规定的湿法蚀刻除去栅电极(13)的一部份，使栅电极(13)的上部形成为比侧壁绝缘膜(14)的上部低的结构。通过该结构，即使形成有本来会带来p型MOS晶体管的特性恶化的拉抻应力(TESL)膜，从该TESL膜(16)向栅电极(13)和侧壁绝缘膜(14)施加的应力也会如图中虚线箭头所示那样被分散，其结果，在沟道区域施加压缩应力(compressive stress：压缩应力)，导入压缩变形。这样，在p型MOS晶体管(10)中，即使形成了TESL膜(16)，实际上也能够对沟道区域赋予用于提高p型MOS晶体管(10)的特性的变形，实现提高该p型MOS晶体管(10)的特性。
半导体器件及其制造方法

[发明专利]p沟道MOS晶体管和半导体集成电路装置-CN200680052535.7有效
发明人： 岛昌司 -专利权人：富士通株式会社
申请日： 2006-02-08 - 公布日： 2009-02-11 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种p沟道MOS晶体管和半导体集成电路装置，p沟道MOS晶体管包括：栅电极，其隔着栅极绝缘膜形成在硅基板上；以及p型源极区域和p型漏极区域，它们在所述硅基板中形成在所述栅电极正下方的沟道区域的两侧，所述栅电极在对置的一对侧壁面上分别载持有第一和第二侧壁绝缘膜，在所述硅基板上，分别在所述第一和第二侧壁绝缘膜的外侧，具有比所述栅电极的高度要高的第一和第二p型外延区域，所述第一和第二p型外延区域由应力膜连续地覆盖，所述应力膜隔着所述第一和第二侧壁绝缘膜来覆盖所述栅电极，并且所述应力膜中蓄积了拉伸应力。
沟道 mos 晶体管半导体集成电路装置

[发明专利]半导体器件及其制造方法-CN200580049051.2有效
发明人： 岛昌司 -专利权人：富士通株式会社
申请日： 2005-03-11 - 公布日： 2008-03-12 - 主分类号： H01L29/78 文献下载
摘要：在Si基板(201)上依次堆积有价带能量值小于Si基板且迁移率大于Si基板的SiGe层(202)、Si保护层(203)和绝缘膜(204)的MOS结构的半导体器件中，利用以下方式来解决以下问题，其中：该问题是指，通过制造热处理工艺，阈值电压的绝对值向变小的方向偏移的问题，该问题起因于由于Ge的扩散而形成在上述Si保护层(203)和上述绝缘膜(204)之间的界面及其附近的负的固定电荷；该方式是指，伴随着通过NO气体退火处理而氮原子添加在上述半导体器件表面上的现象，在Si保护层和绝缘膜之间的界面及其附近诱发正电荷，以使上述负的固定电荷中和，从而使上述阈值电压向大的方向偏移。
半导体器件及其制造方法

[发明专利]半导体器件-CN200510076386.5有效
发明人：田村直义;岛宗洋介;畑田明良;片上朗;岛昌司 -专利权人：富士通株式会社
申请日： 2005-06-10 - 公布日： 2006-08-23 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件，包括：栅电极，经由栅极绝缘膜形成在与沟道区域对应的硅衬底上；p型源极和漏极区域，形成在栅电极上的侧壁绝缘膜各外侧的硅衬底中；一对SiGe混晶区域，形成在侧壁绝缘膜各外侧的硅衬底中且与硅衬底为外延关系，以便分别被源极区域和漏极区域围绕，每个所述SiGe混晶区域生长到栅极绝缘膜和硅衬底之间的栅极绝缘膜界面的水平面之上的水平面，其中在SiGe混晶区域的各上表面上设置压应力膜。
半导体器件

[发明专利]半导体集成电路及其制造工艺-CN200510077942.0有效
发明人：畑田明良;片上朗;田村直义;岛宗洋介;岛昌司;大田裕之 -专利权人：富士通株式会社
申请日： 2005-06-15 - 公布日： 2006-07-19 - 主分类号： H01L27/092 文献下载
摘要：一种半导体集成电路器件包括：n沟道MOS晶体管，形成在硅衬底的第一器件区上；及p沟道MOS晶体管，形成在硅衬底的第二器件区上，其中n沟道MOS晶体管包括第一栅电极，该第一栅电极承载形成在其各个侧壁表面上的一对第一侧壁绝缘膜，p沟道MOS晶体管包括第二栅电极，该第二栅电极承载形成在其各个侧壁表面上的一对第二侧壁绝缘膜；第一和第二SiGe混合晶体区，外延形成在第二器件区中，以使其填充形成在第二侧壁绝缘膜各个外侧处的第一和第二沟槽，从而被包含在p沟道MOS晶体管的源极扩散区和漏极扩散区中，在第一器件区中n型源极扩散区和漏极扩散区之间的距离大于在第二器件区中p型源极扩散区和漏极扩散区之间的距离。
半导体集成电路及其制造工艺

[发明专利]半导体器件及其制造方法-CN200510066856.X有效
发明人：岛宗洋介;片上朗;畑田明良;岛昌司;田村直义 -专利权人：富士通株式会社
申请日： 2005-04-29 - 公布日： 2006-07-05 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件，包括：栅电极，其经由栅极绝缘膜在相应于沟道区域的硅衬底上形成；p型扩散区域的源极和漏极区域，形成在栅电极的侧壁绝缘膜的各自外侧处的硅衬底中；以及一对SiGe混合晶体区域，形成在侧壁绝缘膜各自外侧处的硅衬底中，与所述硅衬底具有外延关系；SiGe混合晶体区域由彼此面对的各个侧壁表面限定；其中，在每一个SiGe混合晶体区域中，侧壁表面由多个小平面限定，所述多个小平面相对于硅衬底的主要表面以互相不同角度而分别形成。
半导体器件及其制造方法

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