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[发明专利]存储器内算术处理器及存储器内算术处理方法-CN202010164809.3在审
发明人：王立中 -专利权人： 闪矽公司
申请日： 2020-03-11 - 公布日： 2021-09-14 - 主分类号： G06F7/575 文献下载
摘要：本发明揭露一种存储器内算术处理器，可进行n位对n位的乘法操作、n位对n位的加法操作以及n位对n位的减法操作。本发明存储器内算术处理器对以二个n位二进位码表示的二个输入整数，进行单一步骤操作后，即可得到以二进位格式表示的结果码，而不同于传统算术二进位处理器须进行连续的多个步骤操作。本发明存储器内算术处理器是以二维的存储器阵列来实施，且该存储器阵列对要进行算术操作的该二个输入整数，具有X及Y方向的解码功能。
存储器算术处理器处理方法

[发明专利]半导体非易失性存储器的抹除方法-CN201910977141.1在审
发明人：王立中 -专利权人： 闪矽公司
申请日： 2019-10-15 - 公布日： 2021-04-16 - 主分类号： G11C16/14 文献下载
摘要：本发明揭露一种半导体非易失性存储器的抹除方法。为抹除四端点的半导体非易失性存储器装置，施加一高的正电压偏压至控制栅，且源极、基底及漏极电极连接至接地电压，以将电荷储存物质中的储存电荷移至控制栅。通过降低施加电压偏压及降低施加电压期间以改善抹除效率及半导体NVM装置的耐久性寿命，本发明在接近介电层介面设计控制栅的侧面杂质分布剖面，使电荷储存物质至控制栅的穿隧效应发生于介电层介面的控制栅的小侧面区。本发明亦利用半导体非易失性存储器装置电荷储存物质及控制栅之间的耦合介电层的厚度不均匀，导致进行抹除操作的穿隧效应发生于小的薄耦合介电层区。其中，小的薄耦合介电层区内的电场强度最强以进行穿隧抹除操作。
半导体非易失性存储器方法

[发明专利]可缩放逻辑门非易失性存储器阵列及其制造方法-CN201910382991.7在审
发明人：王立中 -专利权人： 闪矽公司
申请日： 2019-05-09 - 公布日： 2020-11-10 - 主分类号： H01L27/11524 文献下载
摘要：本发明提供了一种可缩放逻辑门非易失性存储器NOR型阵列及其制造方法，以标准互补式金属氧化物半导体工艺来制造，被应用来当作数字电路嵌入式快闪存储器的解决方案。为大幅降低以传统工艺制造的存储器阵列的面积，利用阵列中存储器单元的拓朴规律性及自我对准刻蚀工艺步骤来去除存储器区域中的栅极端帽。无需牺牲存储器阵列的良率，利用本发明使该可缩放逻辑门非易失性存储器NOR型快闪阵列的最小单元面积达到12F2，其中F为一特定CMOS逻辑工艺技术世代的一最小特征尺寸。
缩放逻辑非易失性存储器阵列及其制造方法

[发明专利]数字感知器装置及其操作方法-CN201710116690.0有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2017-03-01 - 公布日： 2020-03-06 - 主分类号： G06N3/063 文献下载
摘要：有鉴于神经资讯平行处理，本发明揭露一种数字感知器装置及其操作方法，类似于内建神经网路硬件系统，在一个前馈步骤内，直接经由该处理器的存储器内容以及存储器感知以平行处理数字信号。本发明数字感知器装置利用存储器内容阵列以及存储器感知阵列当作存储器处理器硬件。作为一内容‑感知数字感知器装置，将多个输入数字信号馈入一非易失性存储器内容阵列以进行匹配，再由一非易失性存储器感知阵列输出多个数字信号。
数字感知装置及其操作方法

[发明专利]可规划的非易失性内容可定址存储器及其操作方法-CN201510226561.8有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2015-05-06 - 公布日： 2018-08-28 - 主分类号： G11C15/04 文献下载
摘要：本发明提供一种可规划的非易失性内容可定址存储器及其操作方法，该非易失性内容可定址存储器包含一个互补的非易失性存储器装置对及一个MOSFET装置。规划的非易失性内容可定址存储器单元可被建构以形成一NOR型匹配线非易失性存储器阵列及一NAND型匹配线非易失性存储器阵列。相较于只能根据已知的储存地址利用地址码来存取随机存储器，本发明可规划的非易失性内容可定址存储器可预先规划非易失性存储器内容数据以及利用输入内容数据来搜寻以触发后续的运算过程。本发明可规划的非易失性内容可定址存储器的独特性为神经运算技术提供一个关键元件。
规划非易失性内容定址存储器及其操作方法

[发明专利]凹入式通道半导体非易失性存储装置及其制造方法-CN201610592149.2在审
发明人：王立中 -专利权人： 闪矽公司
申请日： 2016-07-25 - 公布日： 2018-02-02 - 主分类号： H01L27/11521 文献下载
摘要：本发明揭露一种凹入式通道半导体非易失性存储装置。凹入式通道MOSFET装置是通过蚀刻深入硅基板来形成装置通道，已经应用于先进的DRAM工艺世代，本发明利用该凹入式通道MOSFET装置的相同蚀刻工艺以形成该凹入式通道半导体非易失性存储装置。在凹入式通道洞蚀刻工艺之后，穿隧氧化层便形成于硅表面。电荷储存物质沉积嵌入该凹入式通道洞，而耦合介电层形成于该电荷储存物质的顶部。之后，再沉积与蚀刻栅极材料以形成控制栅。因为凹入式通道嵌入于硅基板的下方，可大幅降低半导体非易失性存储器的缩放挑战，如通道长度、浮动栅干扰、栅极堆叠蚀刻的高外观比以及形成栅极的机械稳定性。
凹入式通道半导体非易失性存储装置及其制造方法

[发明专利]N通道半导体非易失性存储器的超低功率程序化方法-CN201410273261.0有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2014-06-18 - 公布日： 2017-08-11 - 主分类号： G11C16/10 文献下载
摘要：本发明提供一种N通道半导体非易失性存储器的超低功率程序化方法。相较于传统通道热电子注入程序化方式是将N通道半导体非易失性存储器的源极电极接地，本发明必须将一N通道半导体非易失性存储器的源极浮接、没有任何电压偏压，以避免产生朝向该漏极电极的施加电场。本发明施加一个相对于基板的正电压VDB于该N通道半导体非易失性存储器的漏极电极，使其反向偏压，以促进于P型基板内的价能带电子穿隧进入N型漏极电极的导电能带。之后，再施加一高的正电压脉冲至该N通道半导体非易失性存储器的栅极电极，以收集朝向该N通道半导体非易失性存储器的电荷储存物质的表面带能量电子。
通道半导体非易失性存储器功率程序化方法

[发明专利]可缩放门逻辑非易失性存储器单元及阵列-CN201380009685.X有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2013-02-05 - 公布日： 2017-04-12 - 主分类号： H01L29/78 文献下载
摘要：本发明揭露一种可缩放门逻辑非易失性存储器(SGLNVM)元件，是使用传统互补式金属氧化物半导体工艺。具有逻辑门元件的最小栅极长度和宽度的SGLNVM元件的浮动栅极形成浮动栅极金属氧化物半场效晶体管。具最小栅极长度的浮动栅极延伸超过硅主动区域，而该浮动栅极和嵌入至硅基底(井)的控制栅极之间，透过一绝缘介电层产生一电容耦合。该嵌入式控制栅极是由一浅半导体所形成，该浅半导体的电传导型相反于该硅基底或井。复数个SGLNVM单元被配置为一NOR型快闪存储器单元阵列，其中，每一对SGLNVM单元共用连接于一共地线的源极电极，而其二漏极连接至两条不同的位线。透过一虚拟浮动栅极将相邻的二对NOR型SGLNVM单元之间实体分隔及电性隔离以最小化单元尺寸。
缩放逻辑非易失性存储器单元阵列

[发明专利]多次可规划非易失性查找表及输出位产生方法-CN201410068933.4有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2014-02-27 - 公布日： 2017-01-25 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种多次可规划非易失性查找表及输出位产生方法，该多次可规划非易失性查找表是以标准CMOS逻辑工艺制作的可缩放门逻辑非易失性存储器(SGLNVM)单元装置建构而成。一个互补SGLNVM单元装置配对的其一非易失性存储器单元被程序化至高临界电压状态，而另一个则保持在低临界电压状态。通过施加数字电压轨(VDD和VSS)至该互补SGLNVM单元装置配对的输入节点，根据其规划，该互补SGLNVM单元装置配对的输出节点输出数字信号。通过一数字切换多工器，该多次可规划非易失性查找表由多个互补SGLNVM单元装置配对中输出数字信号。对于常见被使用于现场可编程门阵列的以静态随机存取存储器为基础的易失性查找表而言，该多次可规划非易失性查找表是最佳解决方案。
多次规划非易失性查找输出产生方法

[发明专利]非易失性暂存器单元、非易失性移位暂存器单元及操作方法-CN201310700403.2有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2013-12-18 - 公布日： 2014-06-25 - 主分类号： G11C16/06 文献下载
摘要：本发明提供了一种非易失性暂存器单元、非易失性移位暂存器单元及操作方法。本发明的非易失性暂存器单元及非易失性移位暂存器单元可快速将非易失性数据从非易失性存储器元件载入其相对应的静态存储器元件，以供数字电路的快速和经常性的参考。不同于现有载入程序须经过存取一非易失性存储器、感测该非易失性存储器以及载入至数字暂存器及移位暂存器的过程，本发明的载入程序是将非易失性存储器元件的数据直接载入至静态存储器元件。
非易失性暂存器单元移位操作方法

[发明专利]一种多次可程序化互连矩阵及其规划方法-CN201310589240.5有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2013-11-20 - 公布日： 2014-06-04 - 主分类号： G11C16/02 文献下载
摘要：本发明提供了一种多次可程序化互连矩阵及其规划方法，该多次可程序化互连矩阵包含形成一个M×N大小阵列的多个半导体非易失性存储器元件。根据一特定互连规划，位于该阵列中的该些非易失性存储器元件被程序化至一高阈值电压状态或被抹除至一低阈值电压状态。施加一栅电压于该阵列中的所有非易失性存储器元件的控制栅极后，就形成了被规划的互连网络，其中该栅电压高于该低阈值电压且低于该高阈值电压。本发明的互联矩阵可提供一种非常方便和成本效益的方法来规划IC芯片中的电路布线。
一种多次程序化互连矩阵及其规划方法

[发明专利]非挥发性动态随机存取存储器装置、方法及单元阵列-CN201310308857.5有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2013-07-22 - 公布日： 2014-05-21 - 主分类号： G11C14/00 文献下载
摘要：本发明一种非挥发性动态随机存取存储器装置、方法及单元阵列，该装置包含：一非挥发性存储器元件，包含一电荷储存材质、一控制栅极电极、一第一源极电极、一第一漏极电极以及一基底电极；以及一动态随机存取存储器元件，其中，动态随机存取存储器元件包含：一存取晶体管，包含一栅极电极、一第二源极电极以及一第二漏极电极；以及一储存电容器，包含一第一板状电极以及一第二板状电极；第一板状电极、第一漏极电极以及第二漏极电极形成一储存节点。本发明在非挥发性动态随机存取存储器单元阵列中，无须放大和缓冲中间数据，可直接将储存在非挥发性存储器元件的数据载入至对应的动态随机存取存储器元件，达到高速度存取非挥发性数据的功效。
挥发性动态随机存取存储器装置方法单元阵列

[发明专利]三维单浮栅非易失性存储器装置-CN201310451446.1有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2013-09-27 - 公布日： 2014-04-09 - 主分类号： H01L27/115 文献下载
摘要：本发明提供了一种以三维鳍式金属氧化物半导体场效应晶体管工艺技术为基础的三维单浮栅非易失性存储器装置，包含一金属浮栅和两个半导体鳍片。该金属浮栅通过储存电荷可改变鳍式金属氧化物半导体场效应晶体管的阈值电压，该金属浮栅跨越该两个半导体鳍片且形成于耦合介电层及穿隧介电层的上方，而耦合介电层及穿隧介电层形成于该两个半导体鳍片的表面上。具有同型杂质的其一半导体鳍片形成该单浮栅非易失性存储器装置的控制栅。在另一半导体鳍片中，位于该金属浮栅下方的通道区被掺杂了相反型杂质，而位于该金属浮栅侧边的源极和漏极则被掺杂了同型杂质。
三维单浮栅非易失性存储器装置

[发明专利]充电式电池-CN201280027661.2有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2012-06-07 - 公布日： 2014-02-12 - 主分类号： H02J7/04 文献下载
摘要：本发明提供一种充电式电池，包含一集成电路和一高密度电容器。该高密度电容器连接于一接地端及一第一节点之间，且该第一节点具一第一电压。该集成电路包含一能隙电路、一第一检测单元、一分压器、一第二检测单元、以及至少一低压降电压调节器。该能隙电路，用以根据该第一电压产生一能隙电压。该第一检测单元，用以测量该第一电压以及决定是否施加一输入充电电压至该高密度电容器。该分压器与该高密度电容器并联，并设有一第二节点，该第二节点具一第二电压。该第二检测单元用以根据该能隙电压以测量该第二电压以及决定是否连接一第三节点及该第一节点。各该低压降电压调节器连接至该第三节点，以及根据该能隙电压和该第一电压产生一特定电压输出和一特定电流输出。
充电式电池

[发明专利]一种非易失性存储器单元、以及配置或读取非易失性存储器单元的存储位的方法-CN201310145384.1有效
发明人：王立中 -专利权人： 闪矽公司
申请日： 2013-04-24 - 公布日： 2013-10-30 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种非易失性存储器单元、以及配置或读取非易失性存储器单元的存储位的方法，该非易失性存储器单元包含两个非易失性存储器元件以及一存取晶体管，该两个非易失性存储器元件被配置为一个具高电导和另一个具低电导。于配置后，代表数字值”1”的正电压VDD及代表数字值”0”的接地电压VSS分别连接至该两个非易失性存储器元件的两个输入节点。数字信号VDD或VSS通过具高电导的非易失性存储器元件，可直接由存取晶体管存取，而不需如传统电子可擦写可编程只读存储器一样还须通过一感测放大器。无需感测放大器，于互补式电子可擦写可编程只读存储器的数字数据可被快速存取，因此可节省感测放大器所需的硅晶片面积及功率消耗。
一种非易失性存储器单元以及配置读取存储方法

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