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[发明专利]金属氧化物半导体晶体管及其制造方法-CN201910125919.6有效
发明人：许祥华;黄良安;钟昇镇;郭镇铵;李秋德;王智充;陈广修;林克峰;李彦辉;胡凯婷 -专利权人：联华电子股份有限公司
申请日： 2019-02-20 - 公布日： 2023-10-13 - 主分类号： H01L29/78 文献下载
摘要：本发明公开一种金属氧化物半导体晶体管，其包括基板。基板具有延伸于第一方向的多个沟槽在该基板的顶部。栅极结构线是在该基板上延伸于与该第一方向交叉的第二方向，且跨过该多个沟槽。第一掺杂线是在该基板中位于该栅极结构线的第一侧，跨过该多个沟槽。第二掺杂线是在该基板中位于该栅极结构线的第二侧，跨过该多个沟槽。
金属氧化物半导体晶体管及其制造方法

[发明专利]集成电路及其制法-CN201010194492.4有效
发明人：庄学理;郑光茗;钟昇镇;叶炅翰;张立伟;许育瑛;杨宝如 -专利权人：台湾积体电路制造股份有限公司
申请日： 2010-05-28 - 公布日： 2011-04-13 - 主分类号： H01L27/04 文献下载
摘要：本发明提供一种集成电路及其制法。此集成电路包括半导体基材与无源多晶硅元件设置于半导体基材之上。无源多晶硅元件还包括多晶硅特征结构，与多个电极埋设于多晶硅结构特征中。由于重掺杂多晶硅电极及/或硅化物形成于电极的上部分，因此，接触电阻大体上降低，且形成一欧姆接触。因为不需要额外的工艺步骤，因此不会增加额外的工艺成本。
集成电路及其制法

[发明专利]半导体元件及其制法-CN200910151365.3有效
发明人：庄学理;李宗吉;郑光茗;钟昇镇;梁孟松 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-07-02 - 公布日： 2010-09-01 - 主分类号： H01L27/105 文献下载
摘要：本发明提供一种半导体元件及其制法，该半导体元件包括：一具有一第一区域与一第二区域的半导体基材；多个具有多个金属栅极的晶体管，形成于第一区域；以及至少一电容，形成于第二区域。电容包括：一具有至少一停止结构的上电极，其中停止结构与上电极为不同材料；一下电极；以及一介电层，形成于上电极与下电极之间。本发明能避免或降低CMP工艺(ILD CMP或金属CMP)造成过度研磨和伤害电容上电极的风险。此研磨停止结构可与栅极结构使用相同的工艺形成，不需要额外的工艺和/或增加目前已使用的工艺步骤复杂度或费用。
半导体元件及其制法

[发明专利]半导体元件的制造方法-CN200910175116.8有效
发明人： 钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-09-16 - 公布日： 2010-05-26 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体元件的制造方法，包括提供基底，依序形成高介电常数层及半导体层，移除部分半导体层，其在第一区及第二区分别具有第一及第二厚度，形成硬掩模层，将硬掩模层、半导体层、及高介电常数层图案化以于第一区及第二区分别形成第一栅极结构及第二栅极结构，于基底上形成层间介电层，进行研磨，大抵停止在第一栅极结构的半导体层，自第一栅极结构移除半导体层而形成第一沟槽，第二栅极结构的硬掩模层保护其下的半导体层，以第一金属层填充第一沟槽，自第二栅极结构移除硬掩模层及半导体层而形成第二沟槽，以及以第二金属层填充第二沟槽。本发明包括沟槽结构，其可避免或减少于“栅极最后”工艺中形成金属栅极所遭遇的风险。
半导体元件制造方法

[发明专利]制造半导体装置的方法-CN200910179130.5有效
发明人： 钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-09-29 - 公布日： 2010-05-26 - 主分类号： H01L21/336 文献下载
摘要：一种制造半导体装置的方法，包括：提供一半导体基底；于该基底中形成一晶体管，该晶体管具有一栅极结构，其包括一虚置栅极结构；于该基底及该晶体管上形成一层间介电质；于该层间介电质上进行一第一化学机械研磨，以露出该虚置栅极结构的一顶表面；移除该层间介电质的一部分，使该层间介电质的一顶表面位于该虚置栅极结构的该顶表面下方一距离；于该层间介电质及该虚置栅极结构上形成一材料层；于该材料层上进行一第二化学机械研磨；移除该虚置栅极结构，借此形成一沟槽；形成一金属层以填充该沟槽；以及进行一第三化学机械研磨。本发明解决了在栅极最后工艺中的问题，且可轻易的与目前的制造设备及装置技术整合。
制造半导体装置方法

[发明专利]金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路-CN200910168339.1有效
发明人： 钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-27 - 公布日： 2010-05-12 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体元件的金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路，该方法包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；采用多晶硅于n型场效应晶体管区形成第一虚置栅极及于p型场效应晶体管区形成第二虚置栅极；于半导体基底上形成层间介电材料；对半导体基底进行第一化学机械研磨工艺；自第一虚置栅极移除多晶硅以形成第一栅极沟槽；形成n型金属至第一栅极沟槽；对半导体基底进行第二化学机械研磨工艺；自第二虚置栅极移除多晶硅以形成第二栅极沟槽；形成p型金属至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。本发明的nMOSFET与pMOSFET的效能可以获最佳化与提升。
金属栅极堆叠形成方法具有集成电路

[发明专利]半导体元件的制法-CN200910169148.7有效
发明人：叶炅翰;钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-09-11 - 公布日： 2010-03-24 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种半导体元件的制法，包括以下步骤：形成具有第一晶体管与第二晶体管的半导体基材，其中第一晶体管具有第一虚设栅极的第一栅极结构，第二晶体管具有第二虚设栅极的第二栅极结构；移除第一与第二虚设栅极，以分别形成第一与第二沟槽；形成第一金属层以部分填充第一与第二沟槽；移除于第一沟槽中的第一金属层；形成第二金属层，以部分填充第一与第二沟槽；形成第三金属层，以部分填充第一与第二沟槽；实施热处理工艺，以回焊(reflow)第二金属层与第三金属层；以及形成第四金属层，以填充第一与第二沟槽的剩余部分。本发明提供CMOS制作流程中简单且有效方法，用以调整NMOS元件和PMOS元件的金属栅极的功函数。
半导体元件制法

[发明专利]半导体装置-CN200910167344.0有效
发明人： 钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-21 - 公布日： 2010-03-17 - 主分类号： H01L27/04 文献下载
摘要：本发明提供一种半导体装置，包含一半导体基质；一形成于基质中的隔离结构，由第一材料形成，用以隔离基质中的有源区；一形成于基质中的有源区中的有源装置，此有源装置具有高介电常数介电质及金属栅极；以及一形成于隔离结构中的无源装置，此无源装置由与第一材料不同的第二材料形成，并具有预定的电阻率。本发明可以提供一种具有能够满足适当电阻率需求的电阻器或电子熔丝。
半导体装置

[发明专利]半导体元件的制造方法-CN200910163899.8无效
发明人：廖舜章;钟昇镇;郑光茗;庄学理 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-14 - 公布日： 2010-03-17 - 主分类号： H01L21/28 文献下载
摘要：本发明提供一种含高介电常数金属栅极结构的半导体元件的制造方法。提供一包含虚置栅极结构(例如牺牲多晶硅栅极)的基材，一第一及第二硬掩模层位于此虚置栅极结构上方。在一实施例中，一应变区形成在此基材上。在形成此应变区之后，移除此第二硬掩模层。形成一源/漏极区，接着在此基材上形成一层间介电层(ILD)。在进行一化学机械研磨(CMP)工艺平坦化此层间介电层时，可用此第一硬掩模层作为停止层。此化学机械研磨工艺可持续进行以移除此第一硬掩模层。移除此虚置栅极结构并形成一金属栅极。本方法也可防止硅化物形成在虚置栅极结构上(例如在牺牲多晶硅上)。并且，本方法以硬掩模层作为化学机械研磨(CMP)工艺在平坦化层间介电层时的良好的停止层。
半导体元件制造方法

[发明专利]可增加通道应力的集成电路-CN200910163589.6有效
发明人：卡罗斯·H·迪雅兹;许义明;王志庆;庄学理;郑光茗;钟昇镇;蔡豪益;陈宪伟;郑心圃 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-28 - 公布日： 2010-03-03 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种可增加通道应力的集成电路，包括：一半导体基板，具有一有源区；至少一操作元件，形成于该有源区，其中该操作元件包括一拉伸通道；以及至少一第一伪栅极，设置于该有源区，位于该操作元件的一侧。本发明提供的集成电路可增加通道应力。
可增加通道应力集成电路

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