“殷冠华”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果25个，建议您升级VIP下载更多相关专利

[发明专利]用于具有相邻平面干扰检测的智能验证的设备和方法-CN202110699678.3在审
发明人：田璇;殷冠华;李靓 -专利权人：桑迪士克科技有限责任公司
申请日： 2021-06-23 - 公布日： 2022-12-23 - 主分类号： G11C16/34 文献下载
摘要：提供了一种设备，该设备包括多个非易失性存储器单元和耦接到非易失性存储器单元的控制电路。该控制电路被配置为对耦接到第一字线的第一组非易失性存储器单元执行第一编程‑验证迭代，以确定将第一组非易失性存储器单元编程到第一编程状态的第一起始编程电压，并且仅当不存在缺陷条件时才以第一起始编程电压开始编程耦接到第一字线的第二组非易失性存储器单元。
用于具有相邻平面干扰检测智能验证设备方法

[发明专利]解决非易失性存储器结构中相邻平面干扰条件的对策模式-CN202110641053.1在审
发明人： H·陈;C·徐;李靓;田璇;张芳林;殷冠华 -专利权人：桑迪士克科技有限责任公司
申请日： 2021-06-09 - 公布日： 2022-12-09 - 主分类号： G11C16/34 文献下载
摘要：一种用于对经历相邻平面干扰的非易失性存储器的无缺陷平面进行编程的对策方法，包括：一经确定第一平面已完成当前状态的编程但其中并非全部平面均已完成编程，循环计数递增并且确定循环计数是否超过阈值。如果是，则停止编程(多个)未完成平面，并通过暂停循环计数和比特扫描模式来恢复编程(多个)完成的平面，并在下一个编程脉冲上施加预定的回滚电压以减少编程电压偏置。当循环计数最后递增时，一旦阈值电压电平等于编程电压偏置，恢复循环计数和比特扫描模式。BSPF标准适用于每个编程的状态。只有在确定编程的状态未完成时才会前进到下一个循环。
解决非易失性存储器结构相邻平面干扰条件对策模式

[发明专利]闪存的工艺集成结构和方法-CN201711138163.6有效
发明人：田志;钟林建;殷冠华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2017-11-16 - 公布日： 2021-04-13 - 主分类号： H01L27/11521 文献下载
摘要：本发明公开了一种闪存的工艺集成结构，闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；在闪存单元阵列中的有源区和多晶硅浮栅的俯视面尺寸相同且自对准。在各多晶硅控制栅两侧的有源区中分别形成有对应源区和漏区，漏区的顶部通过接触孔连接对应列的位线上；在多晶硅栅行的表面依次形成有第三氧化硅层和第四氮化硅层。本发明还公开了一种闪存的工艺集成方法。本发明器件在多晶硅控制栅表面覆盖第四氮化硅层能减少漏区接触孔和多晶硅控制栅之间的漏电从而有利于器件尺寸缩小，同时能消除氮化硅在多晶硅控制栅的表面引入的应力缺陷以及消除逻辑区的多晶硅栅表面缺陷。
闪存工艺集成结构方法

[发明专利]闪存阵列的制作方法及闪存阵列-CN201711466172.8有效
发明人：秦佑华;陈昊瑜;殷冠华 -专利权人：上海华力微电子有限公司
申请日： 2017-12-28 - 公布日： 2020-10-27 - 主分类号： G11C16/04 文献下载
摘要：本发明涉及闪存阵列的制作方法及闪存阵列。在闪存阵列的制作过程中，在计划形成浮置栅极和控制栅极的第二区域进行两次调整控制栅极阈值电压的离子注入，其中第二次离子注入还覆盖计划形成选择栅极的第一区域，利用本发明闪存阵列的制作方法，有利于后续形成的选择栅极形成均匀的导电层(例如多晶硅条)，在闪存阵列工作时，施加在选择栅极上的电压较为均匀，利用包括上述方法制作的闪存阵列，将选择栅极的引出孔设置在整条选择栅极的两端，相较于现有工艺中在选择栅极上每隔一定数量的位线设置一选择栅引出孔，可以简化闪存阵列设计和提高闪存的耦合率。
闪存阵列制作方法

[发明专利]一种改善浮栅极并联电容稳定性的方法-CN201710730505.7有效
发明人：田志;钟林建;殷冠华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2017-08-23 - 公布日： 2020-07-31 - 主分类号： H01L27/11521 文献下载
摘要：本发明提出一种改善浮栅极并联电容稳定性的方法，包括下列步骤：在半导体衬底表面上形成隧穿氧化层；在所述隧穿氧化层上形成浮栅层；在所述浮栅层上形成绝缘ONO介质层；在所述绝缘ONO介质层上形成控制栅层，其中浮栅层与隧穿氧化层、以及浮栅层与绝缘ONO介质层并联形成电容区，所述电容区不进行存储区浅槽隔离区回刻工艺处理，从而使电容不受浮栅极高度和回刻深度的非均匀性造成的影响。由于消除了浮栅极和浅槽隔离区回刻工艺的影响，从而可以使利用浮栅极的并联电容结构获得更好的抗工艺波动性能力，改善电容的稳定性，从而使电路工作更加精准。
一种改善栅极并联电容稳定性方法

[发明专利]一种改善闪存单元的工艺集成方法-CN201711099991.3有效
发明人：田志;蔡彬;殷冠华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2017-11-09 - 公布日： 2020-06-16 - 主分类号： H01L27/11517 文献下载
摘要：本发明提出一种改善闪存单元的工艺集成方法，包括：器件离子注入形成衬底结构；依次沉积闪存氧化层、浮栅多晶硅层和氮化硅层；形成浅沟槽隔离结构并在其中沉积氧化硅层；进行预清洗处理，刻蚀去除部分氮化硅层以及浅沟槽隔离结构中的部分氧化硅层，露出浮栅多晶硅尖角；氧化露出的浮栅多晶硅尖角，使尖角处圆滑；进行刻蚀处理，去除浅沟槽隔离结构中的部分氧化硅层，同时去除用于浮栅多晶硅尖角圆化的氧化硅；刻蚀去除所述氮化硅层直至露出所述浮栅多晶硅层。本发明利用增加的氧化硅将浮栅极的尖角提前圆弧化，同时实现浮栅极尖角的圆弧化和闪存单元浮栅极顶部未受损伤的闪存单元，从而为继续缩减的闪存单元提供了另一种优化的方法。
一种改善闪存单元工艺集成方法

[发明专利]一种用于闪存电路中的变容二极管结构及其制造方法-CN201710609969.2有效
发明人：田志;钟林建;殷冠华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2017-07-25 - 公布日： 2020-01-10 - 主分类号： H01L29/93 文献下载
摘要：一种用于闪存电路中的变容二极管结构及其制造方法，包括一衬底、形成于衬底上的第一绝缘层、形成于第一绝缘层上的一浮栅极、与浮栅极相对而设的一控制栅极，以及形成于浮栅极和控制栅极之间的第二绝缘层；衬底上形成有一源极和一漏极；浮栅极单独引出第一连接线作为变容二极管电容的一极板，源极的引出线、漏极的引出线与控制栅极的引出线电气连接在一起形成第二连接线作为变容二极管电容的另一极板，第一绝缘层和第二绝缘层为变容二极管电容的介质层。本发明用于闪存电路中的变容二极管能够满足大容量电容需求同时又能很好兼顾芯片微小化趋势。
一种用于闪存电路中的变容二极管结构及其制造方法

[发明专利]一种剥离嵌入式闪存的逻辑及SRAM区中浮栅结构的方法-CN201610884377.7有效
发明人：顾珍;陈昊瑜;殷冠华 -专利权人：上海华力微电子有限公司
申请日： 2016-10-10 - 公布日： 2019-07-19 - 主分类号： H01L27/11517 文献下载
摘要：本发明提出一种剥离嵌入式闪存中逻辑及SRAM区的浮栅结构的方法，所述浮栅结构位于被氧化物填满的浅沟道隔离STI之间的有源区内，自下而上包括牺牲氧化层，多晶构成的浮栅以及介电层，其特征在于，硅片在CRS光刻刻蚀后，淀积介电层，随后由N阱和P阱离子注入掩膜版替代介电浮栅剥离掩膜版，将位于所述逻辑及SRAM区的浮栅结构分别在N阱和P阱离子光刻注入时剥离，同时保留cell区的浮栅结构。为提高竞争力，降低制造成本，本发明在同等技术指标下，减少掩膜版层数，同时又减少光刻次数，利用现有掩膜版替代介电浮栅剥离掩膜版实现剥离嵌入式闪存的逻辑以及SRAM区的浮栅结构,通过这种直接有效的方法实现降低生产成本的最终目的。
一种剥离嵌入式闪存逻辑 sram 区中浮栅结构方法

[发明专利]改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法-CN201610357144.1有效
发明人： 殷冠华;陈昊瑜;秦佑华 -专利权人：上海华力微电子有限公司
申请日： 2016-05-25 - 公布日： 2018-12-11 - 主分类号： H01L27/11541 文献下载
摘要：本发明提供了一种改善闪存浅槽嵌壁工艺缺陷的双光刻处理方法，包括：对包含逻辑区和存储区的晶圆执行浅槽嵌壁光刻工艺，以在逻辑区形成光刻胶层；对存储区的浅沟槽隔离执行第一次部分湿法刻蚀；执行第二次浅槽嵌壁光刻工艺，由此去除第一次部分湿法刻蚀造成的光刻胶表面的不平整；对浅沟槽隔离执行第二次部分湿法刻蚀，以使得浮栅结构高出浅沟槽隔离的高度满足浅槽嵌壁深度要求；在存储区执行ONO层生长。
改善闪存浅槽嵌壁工艺缺陷光刻处理方法

[发明专利]防止有形貌晶圆表面刻蚀损伤的光刻刻蚀方法-CN201610357141.8有效
发明人： 殷冠华;陈昊瑜;顾珍 -专利权人：上海华力微电子有限公司
申请日： 2016-05-25 - 公布日： 2018-08-24 - 主分类号： H01L21/311 文献下载
摘要：本发明提供了一种防止有形貌晶圆表面刻蚀损伤的光刻刻蚀方法，包括：在存储单元区域在衬底上形成浮栅层和存储单元控制栅极层，而且在外围区域在衬底上形成栅极多晶硅层，随后在衬底上淀积高级图形化薄膜；在高级图形化薄膜上形成间隙填充材料层，以填充高级图形化薄膜的凹凸部位；采用平坦化回处理工艺将高级图形化薄膜形貌平整化；淀积抗反射涂层薄膜；涂覆光刻胶并且形成光刻胶图案；利用光刻胶图案执行刻蚀处理以便对浮栅层和存储单元控制栅极层进行刻蚀。
防止形貌表面刻蚀损伤光刻方法

[发明专利]一种提高闪存编程效率的方法-CN201711099985.8在审
发明人：秦佑华;陈昊瑜;殷冠华 -专利权人：上海华力微电子有限公司
申请日： 2017-11-09 - 公布日： 2018-03-09 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种提高闪存编程效率的方法，所述提高闪存编程效率的方法，是通过改变浅沟槽隔离之边缘的栅氧化层形貌，使得所述栅氧化层形貌为呈阶梯状设置之结构，或者呈凹字形设置之结构，以提高浅沟槽隔离边缘之电场，进而提高热电子注入。本发明提高闪存编程效率的方法，通过进行有源区光刻和湿法刻蚀，以改变所述栅氧化层之形貌，将浅沟槽隔离之边缘的栅氧化层部分去除，减薄边缘栅氧化层之膜厚，不仅提高浅沟槽隔离边缘之电场，进而提高热电子注入，而且降低编程时的操作电压。
一种提高闪存编程效率方法

[发明专利]一种闪存单元结构的形成方法-CN201710796643.5在审
发明人：田志;钟林建;殷冠华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2017-09-06 - 公布日： 2018-01-23 - 主分类号： H01L27/11521 文献下载
摘要：本发明提出一种闪存单元结构的形成方法，包括下列步骤器件离子注入形成衬底结构；在上述结构上依次沉积闪存氧化层、浮栅多晶硅层、氧化硅层和氮化硅层；在上述结构上形成浅沟槽隔离结构；对上述结构进行衬垫氧化硅预清洗处理，去除部分氧化硅层，露出浮栅多晶硅尖角；在上述结构的浅沟槽结构中形成衬垫氧化硅层，氧化露出的浮栅多晶硅尖角，使尖角处圆滑；在所述浅沟槽中沉积氧化硅隔离并进行刻蚀；刻蚀去除所述氮化硅层直至露出所述浮栅多晶硅层。本发明提出的闪存单元结构的形成方法，解决45纳米闪存单元的工艺集成问题，从而取得浮栅极尖角圆弧化和浮栅极表面非损伤的闪存单元。
一种闪存单元结构形成方法

[发明专利]一种改善闪存单元过擦除问题的方法-CN201710758638.5在审
发明人：田志;秦佑华;殷冠华;陈昊瑜 -专利权人：上海华力微电子有限公司
申请日： 2017-08-29 - 公布日： 2017-12-29 - 主分类号： H01L21/762 文献下载
摘要：本发明提出一种改善闪存单元过擦除问题的方法，包括下列步骤将晶圆流片至浅沟槽隔离工艺；进行第一次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第一深度；对源极区域进行保护不进行刻蚀处理；对漏极区域和控制栅极区域进行第二次浅沟槽隔离刻蚀处理，其刻蚀深度为预设的第二深度；进行闪存单元后续工艺处理。本发明所提出的改善闪存单元过擦除问题的方法，通过两次浅沟槽刻蚀进行，第一步浅沟槽隔离刻蚀(深度h<H(原有深度))，第二步浅沟槽隔离刻蚀将源极区保护起来，不进行刻蚀，其它区域进行刻蚀(第二次的深度与第一次的深度之和与原有深度H相同)。降低的浅沟槽隔离区使深宽比降低，从而改善源极自对准(SAS)过程中的光刻或是刻蚀引起的问题。
一种改善闪存单元擦除问题方法

[发明专利]通过栅氧的双氧化提高栅氧均匀性的方法-CN201410390774.X有效
发明人：秦佑华;陈广龙;殷冠华 -专利权人：上海华力微电子有限公司
申请日： 2014-09-18 - 公布日： 2017-07-28 - 主分类号： H01L21/28 文献下载
摘要：本发明提供了一种通过栅氧的双氧化提高栅氧均匀性的方法，包括第一步骤，利用有源区光罩对氧化层和氮化硅层刻蚀，形成浅沟道隔离；第二步骤，对浅沟道底部和侧壁进行氧化以形成浅沟道氧化层；第三步骤，对浅沟道填充介质并对填充的介质进行平坦化处理；第四步骤，用于去除氧化层和氮化硅层；第五步骤，用于对衬底进行第一次氧化以形成第一氧化层；第六步骤，用于完全去除第一氧化层；第七步骤，用于对衬底进行第二次氧化以形成作为栅极氧化层的第二氧化层；第八步骤，用于在第二氧化层上进行多晶硅淀积以形成悬浮栅层。
通过氧化提高均匀方法

[发明专利]一种芯片中特定电路测试用微型衬垫结构及其制作方法-CN201611042082.1在审
发明人：顾珍;田志;殷冠华;陈昊瑜;姬峰 -专利权人：上海华力微电子有限公司
申请日： 2016-11-22 - 公布日： 2017-05-31 - 主分类号： H01L23/544 文献下载
摘要：一种芯片中特定电路测试用微型衬垫结构，其从下到上依次包括顶部金属层、形成有铝衬垫层的第一通孔层间介质层和第二通孔层间介质层、具有铝衬垫开口的第一钝化层介质层以及具有钝化层开口区的第二钝化层介质层和第一钝化层介质层；其中，铝衬垫在第一钝化层介质层中具有铝延长部，钝化层开口位于铝延长部，且钝化层开口的底部同铝衬垫相接触，以使钝化层开口与铝衬垫开口区错开。本发明是将铝衬垫的铝延长到外部，在这个延长的铝上面制作钝化层的开口，保证钝化层的开口与铝衬垫开口的区域错开，从而可以防止钝化层开口时，由于微型衬垫的铝开口凹陷导致的氧化层残留的风险，且提高了微型衬垫的最终平整的表面和探测的可行性。
一种芯片特定电路测试微型衬垫结构及其制作方法

1
2
下一页»
尾页
共 25 条