专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种低压台面TVS半导体芯片及其制造方法-CN202111652146.0在审
  • 柯亚威;张鹏;王志明;刘志雄 - 江苏吉莱微电子股份有限公司
  • 2021-12-31 - 2022-05-13 - H01L29/861
  • 本发明公开一种低压台面TVS半导体芯片,P型硅片的正面和背面设有上下对称的环状玻璃钝化沟槽,沟槽内设有玻璃钝化层,P型硅片的生长氧化层,氧化层刻蚀有电极,P型硅片的正面和背面设有N+击穿区,正面和背面设有N+吸杂区,N+吸杂区和N+击穿区与P型硅片之间PN结形成了下凹上凸的结构。选择P型硅片;在P型硅片表面生长氧化层,进行正面、背面N+吸杂区的光刻,光刻后进行正面、背面N+吸杂区磷预扩散和再扩散分布,形成PN结结构;去除氧化层后,在P型硅片进行N+击穿区正面、背面磷预扩散;在P型硅片形成环状钝化沟槽;金属淀积、光刻、刻蚀,氧化层间隙形成T1/T2电极;合金。避免槽内击穿,有效提高减少芯片漏电的几率和提高器件IPP通流能力。
  • 一种低压台面tvs半导体芯片及其制造方法
  • [发明专利]隧穿场效应晶体管-CN201811320069.7有效
  • 施敏;柯亚威;张威;朱友华 - 南通大学
  • 2018-11-07 - 2022-03-11 - H01L29/739
  • 本发明公开了一种隧穿场效应晶体管,包括连接于栅电极、源电极和漏电极之间的:源区、沟道区和漏区,源区和所述漏区之间被沟道区隔离开,源电极为欧姆接触电极并与源区形成欧姆接触,漏电极为欧姆接触电极并与漏区形成欧姆接触;其中,晶体管还包括浮空设置的金属材料的第一肖特基电极,所述第一肖特基电极与所述源区形成肖特基接触,且所述第一肖特基电极设置于靠近所述源区和沟道区之间的接触面的位置,本发明在传统的TFET器件基础上设计由肖特基电极和源电极构成的新型源电极结构,其中的高功函数金属材料的浮空肖特基接触电极,可以有效地抬升肖特基接触电极下的能带,增大源区价带和沟道区导带之间的能带重叠区,减小隧穿距离,提高开态电流。
  • 场效应晶体管
  • [发明专利]一种低电容高压放电管及其制备方法-CN202011370830.5在审
  • 王凯健;柯亚威;张鹏;周健 - 江苏吉莱微电子股份有限公司
  • 2020-11-30 - 2021-07-23 - H01L29/87
  • 本发明公开一种低电容高压放电管,N型硅片两面设有N+隔离区,N型硅片两面设有PBASE区,N型硅片和PBASE区上有P++区,PBASE区上方P++区和N+隔离区之间有P‑BASE区中N+区,N型硅片两面两边上设有玻璃钝化层,并在玻璃钝化层上湿法腐蚀出沟槽,N型硅片上的PBASE区上沉淀有金属层,金属层两侧的PBASE区设有氧化层和LTO层。步骤:1)选择N型硅片;2)氧化;3)N+隔离区;4)形成P++肼区;5)形成P‑BASE区;6)进行P‑BASE区中N+区光刻;7)台面光刻,腐蚀出沟槽;8)硼磷硅玻璃钝化、接触孔刻蚀;9)LTO层,沉积2000‑8000Å的LTO层;10)形成电极,形成金属层;11)合金。通过横向侧腐,减小了N+隔离区处的PN结横截面积,从而减小了电容值,有效降低了器件的残压,降低电容值。
  • 一种电容高压放电及其制备方法
  • [实用新型]一种单向浪涌增强型半导体放电管芯片-CN202022791091.9有效
  • 柯亚威;王凯健;张鹏;刘志雄 - 江苏吉莱微电子股份有限公司
  • 2020-11-27 - 2021-07-13 - H01L29/06
  • 本实用新型公开了一种单向浪涌增强型半导体放电管芯片,包括N型硅片,N型硅片有正面N+区,N型硅片正面有正面P‑BASE区,正面P‑BASE区内光刻有N+区,N型硅片背面有背面P‑BASE区和背面P+深结区,背面P+深结区位于背面P‑BASE区的上方,N型硅片的顶部和底部的四周设有上下对称的环状钝化沟槽,沟槽内设有玻璃钝化层,N型硅片的表面生长有氧化层,氧化层间隙刻蚀有电极。本实用新型在芯片背面引入P+深结区,减短了电流回路的距离,增强器件电流泄放能力。同时,在芯片正面设置多个正面N+区,正面P‑BASE区内的N+区采用多元胞结构,避免了电流集密度中,有效增强了器件电流泄放能力,从而提高了器件抗浪涌冲击能力。
  • 一种单向浪涌增强半导体放电芯片

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