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[发明专利]缓冲器电路及半导体结构-CN202310301145.4在审
发明人：游皓翔;杨任航 -专利权人：联发科技股份有限公司
申请日： 2023-03-24 - 公布日： 2023-10-20 - 主分类号： H03K19/0185 文献下载
摘要：本发明公开一种缓冲器电路，包括：第一反相器；第二反相器；第一开关；以及第二开关，第一电压提供给该第一电压源端子，并且第二电压提供给该第二电压源端子，响应于该输入信号从第二电平切换到第一电平，该第一开关导通以将该输出节点预充电至该第一电压，并且响应于该输入信号从该第一电平转变为该第二电平，该第二开关导通以将该输出节点预放电至该第二电压。本发明提供的缓冲器电路可以根据输入信号的电压电平对输出信号进行预充电或预放电；因此，即使缓冲器电路的输出节点耦接重负载，输出信号仍可快速地达到预定电压电平以响应输入信号的电压电平的切换，从而实现缓冲器电路的高速运行。
缓冲器电路半导体结构

[发明专利]集成电路装置和芯片装置-CN202310073717.8在审
发明人：龙柏仁;杨任航 -专利权人：联发科技股份有限公司
申请日： 2023-01-18 - 公布日： 2023-07-28 - 主分类号： H01L27/02 文献下载
摘要：本发明公开一种集成电路装置，包括：参考电压信道，用于提供第一参考电压和第二参考电压；第一单元，耦接至该参考电压信道，用以接收该第一参考电压与该第二参考电压；以及第二单元，耦接至该参考电压信道，用以接收该第一参考电压与该第二参考电压。通过本发明的上述设计，可以减少至少一个参考电压信道的面积占用及其功耗使用，并且降低布线设计的复杂度。
集成电路装置芯片

[发明专利]寄存器-CN202211473466.4在审
发明人：徐维旻;杨任航 -专利权人：联发科技股份有限公司
申请日： 2022-11-21 - 公布日： 2023-06-02 - 主分类号： G11C19/28 文献下载
摘要：本发明公开一种寄存器，包括：主从触发器，由第一电源电压供电；气球锁存器，由第二电源电压供电，其中该第二电源电压独立于该第一电源电压；以及电平转换器，提供该主从触发器和该气球锁存器之间的电压转换；其中，在该主从触发器中储存有数据，并且当该第一电源电压禁用时，该气球锁存器配置为暂时保留该数据。由于气球锁存器由第二电源电压而不是第一电源电压供电，气球锁存器可以帮助临时保留主从触发器的资料，因此本发明实施例的设计中所提出的寄存器不仅提供了数据保留的功能，还降低了整体功耗。
寄存器

[发明专利]电平转换使能锁存器-CN202111107220.0在审
发明人：徐维旻;杨任航 -专利权人：联发科技股份有限公司
申请日： 2021-09-22 - 公布日： 2022-04-12 - 主分类号： H03K3/037 文献下载
摘要：本发明提供了一种电平转换使能锁存器，其包括电平转换器电路和锁存器电路。电平转换器电路接收第一数据输入信号，并产生第一数据输出信号，第一数据输入信号与第一数据输出信号具有不同的电压摆幅。当锁存使能信号被设置为第一逻辑值时，锁存器电路响应于第一数据输出信号设置第二数据输出信号，并当锁存使能信号被设置为与第一逻辑值不同的第二逻辑值时，锁存第二数据输出信号。锁存器电路包括第一控制电路。第一控制电路在锁存使能信号被设置为第二逻辑值时使能锁存器电路的锁存反馈回路，并在锁存使能信号被设置为第一逻辑值时禁止锁存器电路的锁存反馈回路。
电平转换使能锁存器

[发明专利]具有减少延时的全加器电路-CN201910091855.2有效
发明人：魏瑛君;谢明翰;杨任航 -专利权人：联发科技股份有限公司
申请日： 2019-01-30 - 公布日： 2021-11-30 - 主分类号： G06F7/501 文献下载
摘要：全加器电路包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的一个或两者中有至多两个堆叠的晶体管。
具有减少延时全加器电路

[发明专利]处理电路-CN202110226756.8在审
发明人： 杨任航 -专利权人：联发科技股份有限公司
申请日： 2021-03-01 - 公布日： 2021-10-12 - 主分类号： H03K17/687 文献下载
摘要：本发明公开的处理电路由于具有输入电路，该输入电路包括耦接于该第一晶体管的该控制端与该第一晶体管的该第二连接端子之间的延迟元件。这样延迟元件被有意地插入在一个输入晶体管的控制端子和连接端子之间，用于固定正常模式或测试模式下的保持时间违规。与传统的保持时间固定缓冲器或延迟单元相比，由于延迟元件不具有晶体管切换操作，因此可以大大减轻泄漏和功率损失。
处理电路

[发明专利]一种扫描输出触发器-CN201810645240.5有效
发明人：谢明翰;徐维旻;杨任航 -专利权人：联发科技股份有限公司
申请日： 2018-06-21 - 公布日： 2021-06-01 - 主分类号： G01R31/3185 文献下载
摘要：本发明提供一种扫描输出触发器。该扫描输出触发器在第一输出端处输出扫描输出信号，并包括选择电路、控制电路和扫描输出级电路。选择电路由第一测试使能信号进行控制，以将第一输入端上的数据信号或第二输入端上的测试信号发送到选择电路的输出端来用作输入信号。控制电路耦接到选择电路的输出端，并由第一时钟信号进行控制，以根据输入信号生成第一控制信号和第二控制信号。第二控制信号是第一控制信号的反转。扫描输出级电路由第一控制信号和第二控制信号进行控制以生成扫描输出信号。本发明使得扫描输出级电路在扫描输出触发器中占用面积变小。
一种扫描输出触发器

[发明专利]集成电路中的单元布局-CN201610207915.9有效
发明人： 杨任航 -专利权人：联发科技股份有限公司
申请日： 2016-04-06 - 公布日： 2019-07-05 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种集成电路中的单元布局。根据本发明的集成电路中的单元布局，此单元布局含有第一单元，其包含了多条沿着第一方向延伸的第一多晶硅线，其中该多条第一多晶硅线具有一致的第一多晶硅节距与第一多晶硅宽度，此外还含有第二单元，其包含了多条沿着第一方向延伸的第二多晶硅线，其中多条第二多晶硅线具有一致的第二多晶硅节距与第二多晶硅宽度，第二多晶硅节距小于第一多晶硅节距，另包含与第一单元邻接的边界单元，边界单元含有沿着该第一方向延伸的n条第一虚设多晶硅线和m条第二虚设多晶硅线。本发明提供的集成电路中的单元布局能增加最终所制成组件对于工艺变异与关键尺寸误差的余裕度。
集成电路中的单元布局

[发明专利]集成电路扫描单元的替换方法、可偏移扫描单元及集成电路-CN201510410434.3有效
发明人：廖仁亿;杨任航 -专利权人：联发科技股份有限公司
申请日： 2015-07-14 - 公布日： 2018-06-01 - 主分类号： G01R31/28 文献下载
摘要：本发明提供一种集成电路扫描单元的替换方法、可偏移扫描单元及集成电路。其中，该集成电路扫描单元的替换方法包括：获取该集成电路的门级网络列表；在该门级网络列表上执行位置‑路线过程以获取第一网络列表；在该第一网络列表上执行时钟树合成过程以获取第二网络列表；执行静态时序分析以分析在普通模式和扫描模式中该第二网络列表的第一扫描单元，其中，在该第一扫描单元中对称地调整该普通模式的第一偏移和该扫描模式的第二偏移，在该第二扫描单元中不对称地调整该普通模式的第一偏移和该扫描模式的第二偏移。本发明提供的集成电路扫描单元的替换方法可有效减少用于IC芯片的测试时间和成本。
扫描单元集成电路替换扫描模式网络第一偏移可偏移偏移静态时序分析时钟树合成有效减少不对称对称测试分析

[发明专利]集成电路-CN201410447175.7有效
发明人： 杨任航 -专利权人：联发科技股份有限公司
申请日： 2014-09-04 - 公布日： 2017-09-08 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种集成电路。集成电路包含标准单元，包含多个PMOS晶体管以及多个NMOS晶体管，多个PMOS晶体管位于半导体衬底中的第一行和第二行，多个NMOS晶体管位于半导体衬底中的第三行，其中，第三行相邻于第一和第二行，且设置于第一和第二行之间。本发明通过上述技术方案，将有助于低速应用下的区域和功率减小。
集成电路

[发明专利]延迟单元-CN201610414692.3在审
发明人：魏瑛君;杨任航 -专利权人：联发科技股份有限公司
申请日： 2016-06-14 - 公布日： 2017-01-04 - 主分类号： H03K5/13 文献下载
摘要：本发明公开一种延迟单元，包括：第一延迟元件，在输入节点接收输入信号以产生第一内部信号，第一内部信号在第一内部节点具有相对于输入信号的第一传播延迟，第一延迟元件包括：第一P型晶体管，由电源电压供电并由输入信号控制；第一电阻器，耦接在第一P型晶体管和第一内部节点之间；第二电阻器，耦接至第一内部节点；以及第一N型晶体管，耦接于第二电阻器和接地端之间并由输入信号控制；以及输出逆变器，接收第一内部信号以产生具有相对于输入信号的所需的延迟的输出信号，其中输出逆变器用于提供在标准单元库中定义的对应于接收输出信号的后一阶段的驱动能力，其中所需的延迟通过第一传播延迟来控制。本发明的延迟单元能够得到所需的延迟。
延迟单元

[发明专利]防止半导体集成电路中等离子体导致的栅极介电层损害的天线单元设计-CN201210477419.7有效
发明人： 杨任航;陈俊甫;苏品岱;庄惠中 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-11-21 - 公布日： 2013-06-19 - 主分类号： H01L27/06 文献下载
摘要：本发明提供了一种防止等离子体增强栅极介电层失效的天线单元。天线单元设计利用多晶硅引线作为伪晶体管的栅极。多晶硅引线可以是一组平行内嵌的多晶硅引线中的一条。伪晶体管包括通过金属引线直接地或者通过钳低单元间接地耦合至保持在Vss的衬底的栅极。栅极设置在源极和漏极连接在一起的连续源极/漏极掺杂区上方的介电层上方。二极管由半导体衬底形成，其中，二极管形成在半导体衬底中。源极/漏极区耦合至可以是输入引脚的另一条金属引线并耦合至有源晶体管栅极，以防止等离子体增强对有源晶体管的栅极介电层的损害。防止半导体集成电路中等离子体导致的栅极介电层损害的天线单元设计。
防止半导体集成电路等离子体导致栅极介电层损害天线单元设计

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