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[发明专利]采用带通阈加载技术的K值和十值半加器和半减器的构建方法及其电路-CN201410520679.7有效
发明人： 方振贤;刘莹;方倩 -专利权人：黑龙江大学
申请日： 2014-10-01 - 公布日： 2017-06-30 - 主分类号： H03K19/20 文献下载
摘要：本发明公开一种采用带通阈加载技术的K值和十值半加器和半减器的构建方法及其电路；本发明采用带通阈加载技术，按信息处理各阶段的需求，将不同阶段所需带通阈加载到PMOS管中，使PMOS管有随时可变的带通阈；本发明分析K值半减器和半加器，得出有高值区和低值区统一的特征，基于加载技术，二种电路可归为一种电路统一设计，避开采用K值逻辑门实现的传统方式，电路结构极大简化；可将混沌加密方法和电路从2值推广到K值，用K值加减运算代替K值乘除运算，实现K值信息的无乘除混沌加密方法和电路；用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
采用带通阈加载技术十值半加器半减器构建方法及其电路

[发明专利]K值和十值信号控制的数据分配器和数据选择器-CN201410520711.1有效
发明人： 方振贤;刘莹;方倩 -专利权人：黑龙江大学
申请日： 2014-10-01 - 公布日： 2015-02-04 - 主分类号： H03K19/094 文献下载
摘要：本发明公开一种K值和十值信号控制的数据分配器和数据选择器；K值数据分配器由K个CMOS传输门，K个CMOS非门，K个逻辑值判别门和K个NMOS管构成；而K值数据分配器中删去K个NMOS管，再将输入改为输出，输出改为输入，则得出K值数据选择器；K值数据选择器和分配器是改变K值数据传输通道重要器件；为将该混沌加密方法和加密电路从2值信息推广到K值信息，可用本发明的K值数据选择器和分配器，实现K值移位数据选择器，以此将K值乘除运算用K值加减运算代替，实现K值信息的无乘除混沌加密电路；用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
信号控制数据分配器选择器

[发明专利]利用电路三要素理论的主从跟随器型单边沿K值触发器的构建方法及其电路-CN201410520698.X有效
发明人： 方振贤;刘莹;方倩 -专利权人：黑龙江大学
申请日： 2014-10-01 - 公布日： 2015-01-21 - 主分类号： H03K3/3562 文献下载
摘要：本发明公开一种利用电路三要素理论的主从跟随器型单边沿K值触发器的构建方法及其电路；利用电路三要素理论得出一种用数字跟随器和模拟跟随器混合组成的主从跟随器型单边沿K值触发器，采用与众不同的3拍的工作方式，时钟下降沿触发，在8种最佳编码下均得出相同的最简元件级电路结构，因从跟随器是1个NMOS管源级跟随器，随K值增大，K＝4，5，6，…，仅主跟随器结构规模变大，其余电路结构不变，主跟随器采用高通变阈型PMOS管构成的数字跟随器，具有输出逻辑电平钳位功能，抗干扰能力强；主从跟随器型单边沿K值触发器电路结构简单，可作为K值SSRAM的K值静态存储单元；可用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
利用电路三要素理论主从跟随器型单边沿触发器构建方法及其

[发明专利]任意K值和8值DRAM的写入电路和读出电路-CN201310211023.2有效
发明人： 方振贤;刘莹 -专利权人：黑龙江大学
申请日： 2011-04-19 - 公布日： 2013-10-09 - 主分类号： G11C11/4096 文献下载
摘要：本发明涉及一种任意K值和8值DRAM的写入电路与读出电路。写入电路和读出电路的结构特征相同，设计写入电路使提供比写入电路的输入增高Δ的多值信号；考虑存储单元的输出比输入波形偏小或非等阶梯，设计读出电路用来作校正，将非正规的多值信号转换为正规的(等阶梯)多值信号。写入电路和读出电路都有良好的量化整形作用，当Cj电压变化不越过上下二新阈值时，很容易恢复原多值信息，具有抗干扰能力和多值信息恢复能力。主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
任意 dram 写入电路读出

[发明专利]PMOS管带通-带阻和高通-低通变阈电路-CN201110291038.5有效
发明人： 方振贤;刘莹;方倩 -专利权人：黑龙江大学
申请日： 2011-09-15 - 公布日： 2012-05-02 - 主分类号： G11C11/4096 文献下载
摘要：本发明公开PMOS管带通-带阻和高通-低通变阈电路，PMOS管带通-带阻变阈电路由二个NMOS管Q1、Q3和三个PMOS管Q2、Q4、Q5，及二个电阻R0、R1组成；PMOS管高通-低通变阈电路由一个NMOS管Q1和二个PMOS管Q2、Q5，及二个电阻R0、R1组成；另一种PMOS管高通-低通变阈电路由一个NMOS管Q3和二个PMOS管Q4、Q5，及二个电阻R0、R1组成。采用参考电压Vref调节带通阈、带阻阈、高通阈、低通阈。已有控制MOS管阈值技术只能控制阈值的幅度，本发明所述的变阈电路，很容易实现将8值、10值和任意K值动态存储单元嵌入DRAM存储阵列所需要的转换电路，实现多值组合逻辑电路和多值时序逻辑电路，使电路结构最简。用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
pmos 管带低通变阈电路

[发明专利]嵌入DRAM存储矩阵的8值存储单元及其相关转换电路-CN201110280921.4有效
发明人： 方振贤;刘莹;方倩 -专利权人：黑龙江大学
申请日： 2011-10-24 - 公布日： 2012-04-25 - 主分类号： G11C11/4063 文献下载
摘要：本发明公开一种嵌入DRAM存储矩阵的8值存储单元及其相关转换电路，由3个NMOS管，2个PMOS管、存储电容Cj及电源组成；NMOS管Qm1和电流源Ij构成源极跟随器FS：NMOS管Qm1的漏极接直流电源VDC，NMOS管Qm1的源极接电流源Ij的一端，电流源Ij的另一端接负直流电源VSS，电流源Ij电流由管NMOSQm1的源极流向负直流电源VSS；NMOS管Qm1的栅极接存储电容Cj的一端。8值存储单元主要部分是NMOS管源极跟随器，结构极简单，在保持DRAM存储矩阵特点的前提下实现BMVC和MBVC，具有抗干扰能力和多值信息恢复能力。
嵌入 dram 存储矩阵单元及其相关转换电路

[发明专利]K值存储单元嵌入DRAM的二多转换电路及其构建方法-CN201110280840.4有效
发明人： 方振贤;刘莹;方倩 -专利权人：黑龙江大学
申请日： 2011-09-09 - 公布日： 2012-01-18 - 主分类号： G11C11/4063 文献下载
摘要：本发明公开一种K值存储单元嵌入DRAM的二多转换电路BMVCK及其构建方法。方法具体为：二多转换电路BMVCK由选通信号形成电路、二极管接通控制电路及电源组成，BMVCK有一位K值输出YWRj和k+1位2值输入bj+k、·····bj+2、bj+1、bj，输入信号为K个2-K进制码：(0)2、(1)2、(2)2、·····、(F-1)2、(F)2；该K个2-K进制码(0)2～(F)2依次为采用k+1位2进制码来表示K个正整数0～F，F＝K-1＝2k+r，k＝2，3，4·····，r＝0，1，2·······(2k-2)，(2k-1)；本发明的构建方法简单实用，适合于任意K值，包括10值和16值。
存储单元嵌入 dram 转换电路及其构建方法

[发明专利]任意K值和8值DRAM的存储单元及写入与读出电路-CN201110097206.7有效
发明人： 方振贤;刘莹 -专利权人：黑龙江大学
申请日： 2011-04-19 - 公布日： 2011-12-21 - 主分类号： G11C11/4096 文献下载
摘要：本发明公开一种任意K值和8值DRAM的存储单元电路及写入电路与读出电路。存储单元电路由电压跟随器F、F栅极的存储电容Cj和CMOS传输门G1和G2组成，考虑F的输入输出间有直流电平偏移Δ，设计写入电路使提供比写入电路的输入增高Δ的多值信号；又考虑F的电压放大倍数小于1，造成F的输出比输入波形偏小或非等阶梯，设计读出电路用来作校正，将非正规的多值信号转换为正规的(等阶梯)多值信号。写入电路和读出电路都有良好的量化整形作用，当Cj电压变化不越过上下二新阈值时，很容易恢复原多值信息，具有抗干扰能力和多值信息恢复能力。主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。
任意 dram 存储单元写入读出电路

[发明专利]提供绝热时序电路能源的可控三相功率时钟发生器-CN200810137550.2无效
发明人：刘莹;方倩;方振贤 -专利权人：黑龙江大学;方倩;刘莹
申请日： 2008-11-18 - 公布日： 2009-03-25 - 主分类号： H03K3/012 文献下载
摘要：提供绝热时序电路能源的可控三相功率时钟发生器，本发明组成包括：三相方波发生器电路和波形转换与输出电路两部分，已有绝热同步时序电路的研究仍有部分地方仿效着直流源的传统同步时序电路实现方式：先设计时钟边沿触发的触发器，如D触发器，T触发器，JK触发器等；然后化简各时钟边沿触发的触发器激励函数，求出简化的D表达式，简化的T表达式，简化的J表达式，简化的K表达式等，由此实现绝热同步时序电路。组合电路满足：t时刻的稳定输出仅仅依赖于t时刻的输入，而与t时刻以前的输入状态无关。本发明主要用于低功耗超大规模数字集成电路，在电池供电的各类便携式计算机及其通信设备等民用和军用领域应用前景广阔。
提供绝热时序电路能源可控三相功率时钟发生器

[发明专利]混沌函数的无乘除混沌加/解密方法及其电路-CN200810063900.5有效
发明人：方倩;刘莹;方振贤 -专利权人：黑龙江大学;方倩;刘莹;方振贤
申请日： 2008-01-23 - 公布日： 2008-07-30 - 主分类号： H04L9/00 文献下载
摘要：本发明公开了一种高速高精度混沌函数的无乘除混沌加密方法和加密电路，加密电路包括明文混沌排队－混沌异或电路和混沌序列发生器；首先将排队码与混沌信号异或，变换为n_d位混沌排队码，用它作为地址码，由8个数据选择器从8×2^nd位并行明文中选出8个作为1字节混沌式重排队明文，此后再与另一混沌信号异或，产生1个字节密文，2^nd个cp加密8×2^nd位密文；混沌序列发生器每个cp生成8×(2^nd+n_d)位混沌输出，其中用按位异或实现减法运算N－1－|x_i|等，用减法实现乘法μ_i×数据；有排队码密钥、初值密钥和μ值密钥，安全性高；取n_d＝4，加密128位明文约需1.7μs；可用FPGA、CPLD和ASIC等实现，用于网络安全技术领域，特别是无线网络和无线传感器网络。
混沌函数乘除解密方法及其电路

[发明专利]高速高精度混沌函数的混沌序列生成方法和序列发生器-CN200810063896.2无效
发明人：方倩;刘莹;方振贤 -专利权人：黑龙江大学;方倩;刘莹;方振贤
申请日： 2008-01-23 - 公布日： 2008-07-16 - 主分类号： H04L9/00 文献下载
摘要：本发明公开了一种高速高精度混沌函数的混沌序列生成方法和序列发生器。初值密钥电路存入混沌锁存器初始值，μ值密钥电路存入序列μ_i值；每个cp混沌函数完成一次迭代运算：按位变换电路对混沌锁存器输出作按位异或，用按位异或实现减法运算N－1－|x_i|等；移位数据选择器以μ_i作为数据选择器的地址码，将数据右移多位，然后用减法实现乘法μ_i×数据；在cp上升沿将减法结果存入混沌锁存器，每个cp生成一个160位混沌输出；有初值密钥和μ值密钥，随机性好；精度远大于double型，cp周期可到90ns，加密128位明文需要1.7μs；可用FPGA、CPLD和ASIC等实现，用于网络安全技术领域，特别是无线网络和无线传感器网络。
高速高精度混沌函数序列生成方法发生器

[发明专利]绝热锁存器及其在无绝热门的绝热CMOS时序电路中的应用-CN200610139089.5无效
发明人：刘莹;方倩;方振贤 -专利权人：黑龙江大学;方倩;刘莹
申请日： 2006-10-08 - 公布日： 2007-12-12 - 主分类号： H03K3/037 文献下载
摘要：绝热锁存器及其在无绝热门的绝热CMOS时序电路中的应用，目前的绝热时序电路是由绝热触发器和绝热门组成，本发明将“绝热组合电路”和“绝热存储电路”二大部分融合为一整体，使信息存储功能和组合逻辑功能在空间上不可分割，任意绝热时序电路全部由绝热锁存器构成，不再加绝热门，不是按绝热触发器为单元传统方式组成的，是符合绝热时序电路特点的现实的方法，本发明绝热锁存器一共有三级绝热锁存器：基本绝热锁存器、次级激励绝热锁存器和初级激励绝热锁存器，所述的绝热锁存器由三管绝热反相器内核和二个控制门组成，每一级绝热锁存器包含一级绝热组合电路实现，用于低功耗超大规模数字集成电路。
绝热锁存器及其 cmos 时序电路中的应用

[发明专利]T形网络扩阈型任意值通用门电路的构建方法及七值电路-CN200710072226.2无效
发明人：刘莹;方倩;方振贤 -专利权人：黑龙江大学
申请日： 2007-05-21 - 公布日： 2007-11-28 - 主分类号： H03K19/20 文献下载
摘要：本发明目的是公开一种T形网络扩阈型任意值通用门电路的构建方法及七值电路，设定任意值通用门电路为K值，K＝3，4，……；采用K－1＝K’个扩阈型NMOS管G_i，i＝1，2，3，……，K’，扩阈型NMOS管G_i的栅极经阈值扩展电路连接输入x；管G₁源极接地，其它管G₂～G_K’的源极都接引线g；采用K′－1个二极管D_i，i＝1，2，3，……，K′－1，D_i的负极和正极依次连接扩阈型NMOS管G_i的漏极和扩阈型NMOS管G_i+1的漏极；扩阈型NMOS管G_K’的漏极经过负载接电源V_DD，并在扩阈型NMOS管G_K’的漏极接出通用门输出。本发明可推广到任意K值触发器，以及相应的时序电路。本发明主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI，及其它数字IC技术领域。
网络扩阈型任意通用门电路构建方法电路

[发明专利]MOS管阈值扩展电路和阈值扩展方法-CN200710072227.7无效
发明人：刘莹;方倩;方振贤 -专利权人：黑龙江大学
申请日： 2007-05-21 - 公布日： 2007-11-28 - 主分类号： H03K17/00 文献下载
摘要：本发明公开了一种MOS管阈值扩展电路及阈值扩展方法，电路由阈值鉴别器和反相器二部分组成，阈值鉴别器包括NMOS管G₁₀、PMOS管G₁₁和阈值鉴别器负载，反相器包括PMOS管G₁₂和NMOS管G₁₃。本发明采用参考电压V_ref来调节和扩展MOS管阈值，使阈值放大、缩小和改变开启性质，能够显著提高开启分辨率，由此很容易实现T形网络扩阈型七值和任意K值门电路，以及相应触发器。本发明主要用于FPGA、CPLD、半制定或全制定ASIC和存储器等VLSI，及其它数字IC技术领域。
mos 阈值扩展电路方法

[发明专利]将一个ECL门改变为ECL锁存器电路结构和提高速度的方法-CN200510010285.8无效
发明人：刘莹;方倩;方振贤 -专利权人：黑龙江大学;方倩;刘莹
申请日： 2005-08-26 - 公布日： 2006-05-03 - 主分类号： H03K19/08 文献下载
摘要：本发明公开将一个ECL门改变为ECL锁存器的电路结构和提高记忆单元速度的方法。至今，任何一个门电路都只能作为组合电路的逻辑单元，没有记忆功能；为完成记忆功能，至少需要二个门电路构成一个记忆单元，一个记忆单元的传输延迟时间至少是一个门电路的传输延迟时间t_pd的二倍。本发明将一个FECL门改变为一个记忆单元，即ECL记忆门或D锁存器。传统时钟cp接ECL门三极管基极，现改cp接相应三极管集电极，实际上每一个D锁存器都附加一个射极跟随器T₅，将常规时钟cp₁输入到T₅的基极，由T₅的射极输出形成cp，因cp不是取自功率时钟源，称cp为有效功率时钟。因记忆单元只用一个门构成，使D锁存器传输延迟时间接近t_pd，由此提高记忆单元速度。一个FECL主从D触发器由主和从二个D锁存器组成，主和从锁存器各自接互反的二时钟信号。可用3个主从D触发器组成一个5进制FECL移位计数器。双极型集成电路中以ECL速度最高，未来很长时间仍将保持这种优势，主要用于高速电路，在光纤通信、高速仪器仪表、巨型计算机等民用和军用领域应用前景广阔。
一个 ecl 变为锁存器电路结构提高速度方法

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