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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体装置和其形成方法-CN201911024429.3有效
发明人：吴雲骥;杨宗谕;徐丞伯;刘建宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-10-25 - 公布日： 2023-01-24 - 主分类号： H01L21/8234 文献下载
摘要：一种半导体装置和其形成方法。形成半导体装置的方法包含形成栅极介电层于半导体层之上。形成栅极电极层于栅极介电层之上。形成第一栅极遮罩于栅极电极层之上。使用第一栅极遮罩作为蚀刻模板蚀刻栅极电极层以形成第一栅电极。使用第一栅极遮罩和第一栅电极作为布植模板植入第一掺杂剂至半导体层中以在半导体层中形成第一掺杂区。
半导体装置形成方法

[发明专利]制造半导体器件的方法以及半导体器件-CN201711283370.0有效
发明人： 徐丞伯;吴云骥;黄仲仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-07 - 公布日： 2022-03-08 - 主分类号： H01L27/11573 文献下载
摘要：一种包括非易失性存储器(NVM)单元的半导体器件。NVM单元包括设置在绝缘层上方的半导体布线，其中，该绝缘层设置在衬底上。NVM单元包括选择晶体管和控制晶体管。选择晶体管包括设置在半导体布线周围的栅极介电层和设置在栅极介电层上的选择栅电极。控制晶体管包括设置在半导体布线周围的堆叠的介电层和设置在堆叠的介电层上的控制栅电极。堆叠的介电层包括电荷捕获层。选择栅电极设置为与控制栅电极相邻，其中，堆叠的介电层插接在选择栅电极和控制栅电极之间。本发明的实施例还涉及制造半导体器件的方法。
制造半导体器件方法以及

[发明专利]集成电路及其制造方法-CN201810994566.9有效
发明人：吴云骥;徐丞伯;刘建宏 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-08-29 - 公布日： 2021-09-10 - 主分类号： H01L27/1157 文献下载
摘要：本申请的各个实施例针对包括具有大操作窗口和高擦除速度的存储单元的集成电路(IC)及其制造方法。在一些实施例中，IC包括半导体衬底和存储单元。存储单元包括控制栅电极、选择栅电极、电荷捕获层和共用源极/漏极。共用源极/漏极由半导体衬底限定并且是n型。控制栅电极和选择栅电极位于半导体衬底上面并且分别位于共用源极/漏极的相对两侧上。此外，控制栅电极位于电荷捕获层上面并且包括具有p型功函的金属。在一些实施例中，选择栅电极包括具有n型功函的金属。
集成电路及其制造方法

[发明专利]集成电路及其形成方法-CN202110535130.5在审
发明人： 徐丞伯;黄仲仁;吴云骥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-07-26 - 公布日： 2021-09-03 - 主分类号： H01L27/11524 文献下载
摘要：本发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。
集成电路及其形成方法

[发明专利]集成电路及其形成方法-CN201810834899.5有效
发明人： 徐丞伯;黄仲仁;吴云骥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-07-26 - 公布日： 2021-04-27 - 主分类号： H01L21/8234 文献下载
摘要：本发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中，隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域，并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除，并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。
集成电路及其形成方法

[发明专利]制造嵌入式闪存单元的均匀的隧道电介质的方法-CN201611238876.5有效
发明人：潘瑞彧;徐丞伯;黄仲仁;林敬儒;杨宗谕;吴云骥;屈岳杰 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-12-28 - 公布日： 2020-02-21 - 主分类号： H01L27/11563 文献下载
摘要：本发明实施例涉及一种形成嵌入式闪存单元的方法以及相关的装置，该方法通过提供具有相对均匀厚度的隧道介电层提供改进的性能。通过在衬底内的逻辑区、控制栅极区和选择栅极区上方形成电荷捕获介电结构来实施该方法。实施第一电荷捕获介电蚀刻工艺以在逻辑区上方的电荷捕获介电结构中形成开口，并且在开口内形成热栅极介电层。实施第二电荷捕获介电蚀刻工艺以去除位于选择栅极区上方的电荷捕获介电结构。在第二电荷捕获介电蚀刻工艺之后剩余的热栅极介电层和电荷捕获介电结构上方形成栅电极。本发明实施例涉及制造嵌入式闪存单元的均匀的隧道电介质的方法。
制造嵌入式闪存单元均匀隧道电介质方法

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