[发明专利]集成电路及其形成方法有效

专利信息
申请号: 201810834899.5 申请日: 2018-07-26
公开(公告)号: CN109309051B 公开(公告)日: 2021-04-27
发明(设计)人: 徐丞伯;黄仲仁;吴云骥 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L21/8234 分类号: H01L21/8234;H01L27/088;H01L29/06
代理公司: 北京德恒律治知识产权代理有限公司 11409 代理人: 章社杲;李伟
地址: 中国台*** 国省代码: 台湾;71
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摘要: 发明的不同实施例涉及一种将NVM器件与逻辑或BCD器件集成的方法。在一些实施例中,隔离结构在半导体衬底中形成。隔离结构划分半导体衬底的存储区域,并且进一步地划分半导体衬底的外围区域。外围区域可诸如对应于BCD器件或逻辑器件。掺杂阱在外围区域中形成。介电密封层形成为覆盖存储区域和外围区域并且进一步覆盖掺杂阱。介电密封层从存储区域而非从外围区域去除。使用热氧化工艺在存储区域上形成存储单元结构。介电密封层从外围区域去除,并且包括栅电极的外围器件结构在外围区域上形成。本发明的实施例还提供了利用所述方法所形成的集成电路结构。
搜索关键词: 集成电路 及其 形成 方法
【主权项】:
1.一种用于形成集成电路的方法,所述方法包括:提供包括第一器件区域和第二器件区域的半导体衬底,所述第一器件区域和所述第二器件区域由隔离结构分隔;在所述第二器件区域中形成掺杂阱;形成覆盖所述第一器件区域和所述第二器件区域并且还覆盖所述掺杂阱的密封层;从所述第一器件区域而不是从所述第二器件区域处去除所述密封层;在所述第一器件区域上形成存储单元结构;在形成所述存储单元结构之后,从所述第二器件区域处去除所述密封层;以及在所述第二器件区域上形成器件结构。
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  • 一种半导体结构及其形成方法,形成方法包括:提供衬底,包括多个器件单元区,衬底上形成有第一掺杂层,第一掺杂层上形成有半导体柱;形成包围半导体柱的栅极结构;形成覆盖栅极结构和第一掺杂层的初始层间介质层,至少覆盖栅极结构露出的半导体柱侧壁;在相邻器件单元区的交界处,依次刻蚀初始层间介质层和第一掺杂层形成隔离槽;在隔离槽中形成隔离结构;回刻蚀部分厚度初始层间介质层,形成层间介质层;采用外延工艺在层间介质层露出的半导体柱的表面形成第二掺杂层。本发明采用外延工艺形成第二掺杂层,增大了第二掺杂层的表面积,从而减小接触电阻,且在隔离结构的作用下,在相邻器件单元区的交界处,相邻第二掺杂层相接触的概率低。
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  • 一种半导体结构及其形成方法,形成方法包括:提供基底,基底包括衬底和位于衬底上的伪鳍部;在伪鳍部露出的衬底上形成隔离层,隔离层覆盖伪鳍部的部分侧壁;在伪鳍部露出的隔离层上形成鳍部;形成鳍部后,去除伪鳍部;去除伪鳍部后,在鳍部露出的衬底上形成隔离结构,隔离结构覆盖鳍部的部分侧壁。后续形成横跨鳍部且覆盖鳍部的部分顶面和部分侧壁的栅极结构后,栅极结构能够直接对被其覆盖的部分鳍部进行控制,而位于隔离结构中的部分鳍部没有被栅极结构覆盖,不易被栅极结构直接控制,因为本发明实施例鳍部形成在隔离层上,隔离层将鳍部与衬底电隔离,使得位于隔离结构中的鳍部不易发生漏电,优化了半导体结构的电学性能。
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  • 本发明公开了一种半导体结构及其制作方法和半导体存储器。该半导体结构的制作方法包括:提供衬底并对所述衬底进行离子注入,形成有源区;在所述衬底表面形成栅极沟槽;测量所述栅极沟槽的深度;如果所述栅极沟槽的深度满足预设条件时,则根据所述栅极沟槽的深度对所述衬底进行离子注入补偿,在所述栅极沟槽一侧的所述有源区内形成离子补偿区域。该半导体结构的制作方法能够避免由栅极沟槽的深度变异造成的半导体结构性能劣化,改善半导体存储器的性能。
  • 具有T型有源区域的半导体器件及其形成方法-202210438210.3
  • 线怀鑫;严章英;孟庆超 - 台湾积体电路制造股份有限公司;台积电(南京)有限公司
  • 2022-04-25 - 2023-09-12 - H01L21/8234
  • 本公开涉及具有T型有源区域的半导体器件及其形成方法。一种半导体器件包括:单元区域,包括沿第一方向延伸并具有形成在其中的相应晶体管的组件的有源区域;有源区域的第一大部分是矩形的;有源区域中的第一有源区域具有T形,包括:沿垂直于第一方向的第二方向延伸的主干,以及相对于第一方向,从主干的同一端延伸并且彼此远离的第一臂和第二臂;以及相对于第一方向,有源区域的第二大部分具有对齐的第一端,限定靠近并且平行于单元区域的第一边界的第一参考线;以及有源区域的第三大部分具有对齐的第二端,限定靠近并且平行于单元区域的第二边界的第二参考线。
  • MOSFET芯片的制造方法-202310717816.5
  • 王海强;何昌;张光亚;蒋礼聪;袁秉荣;陈佳旅 - 深圳市美浦森半导体有限公司
  • 2023-06-16 - 2023-09-12 - H01L21/8234
  • 本发明公开了MOSFET芯片的制造方法,包括在半导体基片之中形成沟槽,所述沟槽包括第一沟槽和第二沟槽,在所述沟槽之中形成栅氧化层和多晶硅栅;所述第一沟槽位于MOSFET芯片的元胞区,所述第二沟槽位于MOSFET芯片的预设静电保护电路区域;采用离子注入、退火工艺,形成体区,所述体区包括第一体区和第二体区;所述第一体区位于MOSFET芯片的元胞区;所述第二体区位于MOSFET芯片的预设静电保护电路区域,被第二沟槽分割成两个独立的第二体区;采用光刻、离子注入、退火工艺,形成源区;本发明具备提高芯片集成度等优点。
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