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[发明专利]用于数字系统中时钟合成器的1-16和1.5-7.5分频器-CN201710357674.0有效
发明人： 吴卿乐;牛祺 -专利权人：豪威科技股份有限公司
申请日： 2017-05-19 - 公布日： 2023-10-13 - 主分类号： H03K23/66 文献下载
摘要：分频器单元具有被配置为以奇整数分频的数字分频器和耦接至数字分频器的输出的倍增频率的双边沿触发的单稳态触发器。分频器单元可被配置为以至少可选自1.5、2.5、3.5的非整数比的可配置比对输入频率分频。在实施例中，分频器单元依赖于电路延迟以确定输出脉冲宽度，在其他实施例中，输出脉冲宽度由时钟信号确定。在实施例中，单元可被配置为以至少可选自1.5、2.5、3.5、4.5、5.5、6.5、7.5的非整数比和包括2、4、6、8的许多整数比的可配置比对输入频率分频。在实施例中，数字分频器可被配置为为单稳态触发器提供50％占空比。
用于数字系统时钟合成器 16 1.5 7.5 分频器

[发明专利]用于高速数字接收器的阻抗匹配系统-CN202111443718.4有效
发明人：杨黎;吴卿乐;刘楠 -专利权人：豪威科技股份有限公司
申请日： 2021-11-30 - 公布日： 2022-12-06 - 主分类号： H03H11/28 文献下载
摘要：提供了一种数字差分线路接收器和一种调整差分线路接收器的输入端处的阻抗的方法。该数字差分线路接收器包括差分信号至单端转换放大器，其被耦接以接收差分信号的数据线和数据补充线；第一终端电阻器，其耦接到差分信号的数据线；第二终端电阻器，其耦接到差分信号的数据补充线；第一阻抗调整晶体管，其耦接在第一终端电阻器与共模线之间；第二阻抗调整晶体管，其耦接在第二终端电阻器与共模线之间；控制电压发生器，其被耦接以感测共模线并提供控制电压，控制电压发生器被配置为将控制电压调整到电压水平，使得第一终端电阻器、第一阻抗调整晶体管、第二终端电阻器和第二阻抗调整晶体管的组合阻抗与特定阻抗匹配。
用于高速数字接收器阻抗匹配系统

[发明专利]锁相环电路-CN201810969030.1有效
发明人：梁筱;汪祥;吴卿乐 -专利权人：豪威科技（上海）有限公司
申请日： 2018-08-23 - 公布日： 2021-12-31 - 主分类号： H03L7/087 文献下载
摘要：本发明提供了一种锁相环电路，所述锁相环电路包括鉴频鉴相器和控制器，其中：参考时钟信号和分频反馈信号提供至所述鉴频鉴相器的输入端；所述控制器向所述鉴频鉴相器提供第一控制信号和第二控制信号；当所述锁相环电路初始工作时，所述控制器输出的所述第一控制信号和所述第二控制信号为第一电平；当所述参考时钟信号和所述分频反馈信号跳变至第一电平时，所述控制器输出的所述第一控制信号和所述第二控制信号跳变为第二电平，并保持一定时间后跳变为第一电平；所述第一电平高于所述第二电平。
锁相环电路

[发明专利]一种低压差线性稳压器-CN201910313977.1有效
发明人：严一宇;吴卿乐 -专利权人：豪威科技（上海）有限公司
申请日： 2019-04-18 - 公布日： 2021-08-13 - 主分类号： G05F1/565 文献下载
摘要：本发明涉及一种低压差线性稳压器，包括误差放大电路、电压采样电路、上电控制电路、功率调整器件和电流调整器件，其中，误差放大电路通过电压采样电路获得与低压差线性稳压器的输出电压关联的反馈电压，并输出误差放大信号至所述功率调整器件的控制节点，电流调整器件与功率调整器件串联连接，电流调整器件的输出节点与低压差线性稳压器的负载节点连接，上电控制电路通过电压采样电路获得上述反馈电压，并输出上电控制信号至电流调整器件的控制节点，以调整电流调整器件的输出电流，从而可实现实时的快速上电能力。此外，可利用施密特触发器进行上电控制，功耗低且占用芯片面积较小。
一种低压线性稳压器

[发明专利]无带隙基准的自偏置集成振荡器-CN201711070169.4有效
发明人：杨黎;吴卿乐 -专利权人：豪威科技股份有限公司
申请日： 2017-11-03 - 公布日： 2021-02-05 - 主分类号： H03K3/353 文献下载
摘要：集成振荡器具有：R‑S触发器；第一电容和第二电容；电流源晶体管；第一电流引导晶体管和第二电流引导晶体管，各自具有耦接至电流源晶体管的源极和分别耦接至第一电容和第二电容的漏极。第一电流引导晶体管具有耦接至R‑S触发器的第一输出的栅极，且第二电流引导晶体管具有耦接至R‑S触发器的第二输出的栅极。振荡器具有第一感测反相器和第二感测反相器，第一感测反相器具有来自第一电容的输入并由适于感测第一电容和第二电容上的电压的反馈电路供电；且第二感测反相器具有来自第二电容的输入并由反馈电路供电。R‑S触发器具有耦接至第一感测反相器的输出的第一输入和耦接至第二感测反相器的输出的第二输入。
无带隙基准偏置集成振荡器

[发明专利]环形先进先出缓冲器及数据传输接口、系统、方法-CN201810751982.6有效
发明人：梁岩;吴卿乐;谢治中 -专利权人：豪威科技（上海）有限公司
申请日： 2018-07-10 - 公布日： 2020-11-20 - 主分类号： G06F5/06 文献下载
摘要：本发明提供一种环形先进先出缓冲器(FIFO)及数据传输接口、系统、方法，通过同步电路将写指针和读指针的比较结果同步特定数量的时钟信号周期，能够实现不同时钟域之间的数据传输,且在FIFO的深度相同的情况下，能够增大环形先进先出缓冲器的Jitter裕度，提高环形先进先出缓冲器抗噪声的能力。进一步的，所述同步电路将写指针和读指针的比较结果同步(M/2‑0.5)个时钟信号周期，使环形先进先出缓冲器在读空和读满时均有(M/2‑1.5)个时钟信号周期的Jitter裕度，其中M为FIFO的深度。当FIFO深度为4时,本发明适合DDR的应用，能在最小硬件资源消耗下获得空和满均为0.5个时钟信号周期的Jitter裕度。
环形先进缓冲器数据传输接口系统方法

[发明专利]读DQS信号的相位偏移检测方法、训练方法、电路及系统-CN201810772326.4有效
发明人：谢治中;吴卿乐;梁岩 -专利权人：豪威科技（上海）有限公司
申请日： 2018-07-13 - 公布日： 2020-11-13 - 主分类号： G11C11/4078 文献下载
摘要：本发明提供一种读DQS信号的相位偏移检测方法、训练方法、电路及系统，可应用于DDR接口，能够利用读DQS信号的边沿来对两个时钟信号以及延迟这两个时钟信号后得到的两个时钟信号进行采样，进而判断出读DQS信号的当前位置是否偏移，从而能够调节读DQS信号门选通窗口的位置，补偿由于读DQS信号相位偏移造成的时序裕量减小的问题，精准性得到提高；本发明还通过引入时间阈值，克服过估计问题，并保证输出的门选通窗口在最佳位置上，即使初始化时读DQS信号的边沿对齐了任意一个时钟信号的边沿，读DQS信号门选通窗口的位置也不会被调整，由此可解决在边界上检测的位置不稳定问题；此外，本发明不需要通过算法求平均解决边界问题，减小了检测补偿响应时间。
dqs 信号相位偏移检测方法训练电路系统

[发明专利]读DQS信号门选通训练方法、装置以及数据传输系统-CN201810602252.X有效
发明人：谢治中;吴卿乐;梁岩 -专利权人：豪威科技（上海）有限公司
申请日： 2018-06-12 - 公布日： 2020-09-18 - 主分类号： G11C7/10 文献下载
摘要：本发明提供一种读DQS信号门选通训练方法、装置以及数据传输系统，先基于一读请求产生一宽度为BL/2‑1个读DQS信号的时钟周期宽度的门选通使能信号，再控制所述门选通使能信号从左往右移动直至所述门选通使能信号的下降沿正好超过所述读DQS信号的倒数第2个上升沿，得到移动后的门选通使能信号；然后将所述移动后的门选通使能信号延迟，得到延迟后的门选通使能信号；再将所述延迟后的门选通使能信号的上升沿作为门选通窗口的开始位置，将所述读DQS信号的最后一个下降沿的位置作为门选通窗口的结束位置，来得到所述读DQS信号的最终门选通窗口，能大大提高读DQS信号门选通训练结果的时序裕量，增强系统工作稳定性。
dqs 信号门选通训练方法装置以及数据传输系统

[发明专利]延时电路-CN201610408842.X有效
发明人：惠雪梅;吴卿乐;谢治中 -专利权人：豪威科技（上海）有限公司
申请日： 2016-06-12 - 公布日： 2019-03-26 - 主分类号： H03K5/134 文献下载
摘要：本发明提供了一种延时电路，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率，以降低所述延时电路的延时时间。在所述快速充电保持电路和积分产生电路的共同作用下，大大降低了所述延时电路的延时时间，以满足3.4MHz I2C总线对延时的设计要求。
延时电路

[发明专利]用于数字系统中的时钟合成器的1到16和1.5到7.5分频器-CN201810696367.X在审
发明人： 吴卿乐;牛祺 -专利权人：豪威科技股份有限公司
申请日： 2018-06-29 - 公布日： 2019-02-26 - 主分类号： H03L7/18 文献下载
摘要：一种分频器单元具有：数字分频器，其配置成以奇数整数进行分频；以及双边沿触发的单触发电路，其耦合到所述数字分频器的输出的倍频。所述分频器单元能够配置成以可选自至少具有1.5、2.5和3.5的非整数比的可配置比对输入频率进行分频。在实施例中，所述分频器单元依赖于电路延迟来确定输出脉冲宽度，并且在其它实施例中，根据时钟信号确定所述输出脉冲宽度。在实施例中，所述单元能够配置成以可选自至少具有1.5、2.5、3.5、4.5、5.5、6.5和7.5的非整数比以及包含2、4、6和8的许多整数比的可配置比对输入频率进行分频。在实施例中，所述数字分频器能够配置成向所述单触发电路提供50％占空比。
分频器单元数字分频器分频单触发电路输出脉冲输入频率配置非整数可配置比对可选时钟合成器电路延迟奇数整数时钟信号数字系统分频器占空比整数比耦合到触发倍频输出

[发明专利]GPIO接口电路-CN201610407845.1有效
发明人：梁岩;惠雪梅;吴卿乐 -专利权人：豪威科技（上海）有限公司
申请日： 2016-06-12 - 公布日： 2018-11-09 - 主分类号： H03K19/0185 文献下载
摘要：本发明提供了一种GPIO接口电路，包括：一比例复制电路和至少一个GPIO驱动电路；其中，所述比例复制电路根据一参考电压向所述至少一个GPIO驱动电路提供一偏置电压，以保证所述至少一个GPIO驱动电路输出一预定电压。所述比例复制电路根据一参考电压向至少一个GPIO驱动电路提供一偏置电压，所述至少一个GPIO驱动电路在所述偏置电压的作用下输出一预定电压。所述参考电压可以是芯片上的基准电压，也可以根据芯片上的基准电压获取，减小了所述GPIO接口电路的面积和功耗。
gpio 接口电路

[发明专利]电平移位电路-CN201810108052.9在审
发明人：梁岩;吴卿乐;谢治中 -专利权人：豪威科技（上海）有限公司
申请日： 2018-02-02 - 公布日： 2018-09-28 - 主分类号： H03K19/0185 文献下载
摘要：本发明提供了一种电平移位电路，包括交叉耦合负载电路、第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：第一晶体管的源极耦合至第一信号高电平端，第二晶体管的源极耦合至第一信号低电平端，第一晶体管的栅极和第二晶体管的栅极连接至第一电源电压；所述第一晶体管的漏极连接所述第三晶体管的源极；所述第二晶体管的漏极连接所述第四晶体管的源极；所述第三晶体管的漏极连接至第二信号高电平端，所述第四晶体管的漏极连接至第二信号低电平端，所述第三晶体管的栅极和所述第四晶体管的栅极连接至第二电源电压；所述交叉耦合负载电路连接所述第三晶体管的漏极和所述第四晶体管的漏极；所述第二电源电压为所述交叉耦合负载电路供电。
晶体管漏极电源电压负载电路交叉耦合电平移位电路低电平端第二信号高电平端源极耦合栅极连接源极供电

[发明专利]电流沉负载电路及低压差线性稳压器-CN201610596446.4有效
发明人：惠雪梅;吴卿乐;杨黎 -专利权人：豪威科技（上海）有限公司
申请日： 2016-07-27 - 公布日： 2017-12-22 - 主分类号： G05F1/56 文献下载
摘要：本发明提供了一种电流沉负载电路和低压差线性稳压器，所述低压差线性稳压器包括一带隙参考电路、一放大器、一第十二MOS晶体管、一第二电阻、一第三电阻、一第一电容以及一电流沉负载电路，所述电流沉负载电路并联于一负载的两端，所述负载的一端连接于所述第十二MOS晶体管的漏极，另一端接地。当所述低压差线性滤波器在进行模式切换时，利用所述电流沉负载电路来降低所述低压差线性滤波器总的负载电流的频率，使得所述低压差线性稳压器来得及响应，同时也不会浪费过多的电流，节约功耗。
电流负载电路低压线性稳压器

[发明专利]时钟数据恢复电路-CN201610825526.2在审
发明人：谢治中;刘慜;吴卿乐 -专利权人：豪威科技（上海）有限公司
申请日： 2016-09-14 - 公布日： 2017-02-08 - 主分类号： H03L7/08 文献下载
摘要：本发明提供了一种时钟数据恢复电路，所述时钟数据恢复电路包括脉冲检测电路和采样电路，脉冲检测电路用于对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合，以恢复时钟信号；采样电路用于基于脉冲检测电路恢复的时钟信号对接收端接收的所述移动产业处理器接口C类物理层协议发送端输出的三相信号进行数据采样。本发明利用三相信号本身携带时钟信息的特性，通过对移动产业处理器接口C类物理层协议发送端输出的三相信号进行脉冲检测及整合恢复时钟信号，进而利用恢复的时钟信号对数据进行采样实现数据的恢复。整个时钟数据恢复电路结构简单，优化了恢复数据和时钟的抖动性能。
时钟数据恢复电路

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