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专利名称

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公布日期

农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]非易失性存储器设备-CN201811212371.0有效
发明人：申知娟;任政燉;郑秉勋;朴廷埈 -专利权人：三星电子株式会社
申请日： 2018-10-10 - 公布日： 2023-10-13 - 主分类号： G11C16/08 文献下载
摘要：非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
非易失性存储器设备

[发明专利]非易失性存储器-CN201810558596.5有效
发明人：朴廷埈;任政燉;郑秉勳;金恩智;申知娟;崔荣暾 -专利权人：三星电子株式会社
申请日： 2018-06-01 - 公布日： 2023-09-22 - 主分类号： G11C16/06 文献下载
摘要：本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
非易失性存储器

[发明专利]具有片内终结电路的非易失性存储器和包括其的存储器件-CN202211407966.8在审
发明人：金恩智;朴廷埈;任政燉;郑秉勋;崔荣暾 -专利权人：三星电子株式会社
申请日： 2018-05-16 - 公布日： 2023-03-14 - 主分类号： G11C7/10 文献下载
摘要：非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
具有终结电路非易失性存储器包括存储器件

[发明专利]具有片内终结电路的非易失性存储器和包括其的存储器件-CN202211404105.4在审
发明人：金恩智;朴廷埈;任政燉;郑秉勋;崔荣暾 -专利权人：三星电子株式会社
申请日： 2018-05-16 - 公布日： 2023-03-07 - 主分类号： G11C7/10 文献下载
摘要：非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
具有终结电路非易失性存储器包括存储器件

[发明专利]具有片内终结电路的非易失性存储器和包括其的存储器件-CN202211404420.7在审
发明人：金恩智;朴廷埈;任政燉;郑秉勋;崔荣暾 -专利权人：三星电子株式会社
申请日： 2018-05-16 - 公布日： 2023-03-07 - 主分类号： G11C7/10 文献下载
摘要：非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
具有终结电路非易失性存储器包括存储器件

[发明专利]平面T型线圈和包括平面T型线圈的集成电路-CN202210754158.2在审
发明人：朴珍宽;金壮厚;朴沦石;成侑昶;俞昌植;任政燉 -专利权人：三星电子株式会社
申请日： 2022-06-28 - 公布日： 2023-01-24 - 主分类号： H01L27/02 文献下载
摘要：一种集成电路包括：T型线圈，形成在第一金属层中，其中，T型线圈可以包括：第一电感器，连接到第一端子和第二端子；以及第二电感器，连接到第二端子和第三端子，其中，第一电感器和第二电感器可以分别包括第一图案和第二图案，第一图案和第二图案从第一金属层中的第二端子沿第一方向彼此平行地延伸，并且其中，第一图案和第二图案可以形成T型线圈的桥式电容器。
平面线圈包括集成电路

[发明专利]读出放大器和使用读出放大器的存储器设备-CN201710300843.7有效
发明人： 任政燉;S.卡塔尔;金贤真 -专利权人：三星电子株式会社
申请日： 2017-05-02 - 公布日： 2022-12-06 - 主分类号： G11C7/06 文献下载
摘要：提出了一种单端读出放大器以及包括该单端读出放大器的存储器设备。读出和放大存储单元的数据的读出放大器可以包括：预充电电路，采用电源电压来对连接到存储单元并且提供读出电压的数据线以及提供参考电压的参考线进行预充电；参考电压生成电路，通过基于参考电流对参考线放电来生成参考电压，并且基于存储单元的数据来调整参考电流的量；以及比较器，比较读出电压和参考电压并且输出比较结果作为存储单元的数据。
读出放大器使用存储器设备

[发明专利]具有片内终结电路的非易失性存储器和包括其的存储器件-CN201810466576.5有效
发明人：金恩智;朴廷埈;任政燉;郑秉勋;崔荣暾 -专利权人：三星电子株式会社
申请日： 2018-05-16 - 公布日： 2022-11-22 - 主分类号： G11C7/10 文献下载
摘要：非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
具有终结电路非易失性存储器包括存储器件

[发明专利]用于补偿电源电压变化的接口电路及其操作方法-CN202210306118.1在审
发明人：崔在珉;金用勳;白真赫;成侑昶;俞昌植;任政燉 -专利权人：三星电子株式会社
申请日： 2022-03-25 - 公布日： 2022-11-15 - 主分类号： H03K19/003 文献下载
摘要：公开了用于补偿电源电压变化的接口电路及其操作方法。所述接口电路包括：缓冲电路，被配置为接收输入信号并生成具有延迟时间的输出信号，延迟时间基于偏置电流的电流电平和电源电压的电压电平被确定；以及偏置生成电路，被配置为改变偏置控制电压的电压电平，从而通过补偿电源电压的电压电平的变化而使延迟时间恒定，偏置生成电路还被配置为将偏置控制电压提供给缓冲电路。
用于补偿电源电压变化接口电路及其操作方法

[发明专利]非易失性存储器设备、包括其的存储器系统及其操作方法-CN201710203098.4有效
发明人：姜大云;任政燉;郑秉勋;崔荣暾 -专利权人：三星电子株式会社
申请日： 2017-03-30 - 公布日： 2022-07-05 - 主分类号： G11C7/10 文献下载
摘要：一种非易失性存储器设备包括第一存储器结构。第一存储器结构包括可经由第一信道连接到外部存储器控制器的第一至第N存储器裸片。M是等于或大于2的自然数。第一至第N存储器裸片的至少一者被配置为用作在数据写入操作被对于第一至第N存储器裸片之一执行的同时执行裸片上端接(ODT)操作的第一代表性裸片。
非易失性存储器设备包括存储器系统及其操作方法

[发明专利]支持高效率I/O接口的非易失性存储器装置-CN202110576998.X在审
发明人：李善奎;任政燉;尹治元;郑秉勳 -专利权人：三星电子株式会社
申请日： 2021-05-26 - 公布日： 2022-01-14 - 主分类号： G11C16/04 文献下载
摘要：提供了支持高效率I/O接口的非易失性存储器装置。所述非易失性存储器装置包括：第一针脚，接收第一信号；第二针脚，接收第二信号；第三针脚，接收第三信号；第四针脚，接收写入使能信号；存储器单元阵列；以及存储器接口电路，在第一模式下从第三信号获得命令、地址和数据，并且在第二模式下从第一信号和第二信号获得命令和地址并从第三信号获得数据。在第一模式下，存储器接口电路从第三信号获得命令，并且从第三信号获得地址。在第二模式下，存储器接口电路从第一信号和第二信号获得命令，并且从第一信号和第二信号获得地址。
支持高效率接口非易失性存储器装置

[发明专利]用于消除共模偏移和串扰的接收器-CN202110397521.5在审
发明人：洪承焕;孙宁洙;任政燉;裵昶贤;成侑昶 -专利权人：三星电子株式会社
申请日： 2021-04-13 - 公布日： 2021-12-28 - 主分类号： H03K19/0185 文献下载
摘要：一种用于消除共模偏移和串扰的接收器，该接收器放大输入信号和参考电压之间的电压差以生成第一输出信号和第二输出信号以及内部信号，生成与第一输出信号和第二输出信号相同的第三输出信号和第四输出信号，使用第一开关元件和第二开关元件以及低通滤波器来生成第三输出信号和第四输出信号的平均电压电平，以将平均电压电平作为第一反馈信号和第二反馈信号输出，并基于第一反馈信号和第二反馈信号之间的电压差来消除第一输出信号与第二输出信号之间的共模偏移，并通过接通/关断连接到低通过滤器的第一开关元件和第二开关元件来生成控制信号以消除内部信号的串扰。
用于消除偏移接收器

[发明专利]存储装置和存储装置的重新训练方法-CN202110356638.9在审
发明人：金东成;李将雨;李善奎;尹治元;任政燉 -专利权人：三星电子株式会社
申请日： 2021-04-01 - 公布日： 2021-11-09 - 主分类号： G06F3/06 文献下载
摘要：公开了存储装置和存储装置的重新训练方法。所述存储装置包括NVM封装件和控制器，控制器通过通道连接到NVM封装件，并且控制NVM封装件的操作。NVM封装件包括接口芯片、第一NVM装置和第二NVM装置，第一NVM装置通过第一内部通道连接到接口芯片，第二NVM装置通过第二内部通道连接到接口芯片。接口芯片响应于从控制器接收的操作请求来选择第一内部通道，并且将第一内部通道连接到所述通道。接口芯片还确定是否需要与第二内部通道有关的重新训练，并且在需要重新训练时将重新训练请求发送到控制器。
存储装置重新训练方法

[发明专利]包括延迟补偿电路的半导体装置-CN202110016142.7在审
发明人：卡瓦拉·阿尼尔;李善奎;李太成;任政燉;郑秉勋 -专利权人：三星电子株式会社
申请日： 2021-01-07 - 公布日： 2021-10-19 - 主分类号： H03K5/135 文献下载
摘要：提供了包括延迟补偿电路的半导体装置。所述半导体装置包括：内部时钟产生电路，被配置为产生内部时钟；多个单元电路，被配置为具有第一单元电路和第二单元电路，第一单元电路和第二单元电路在与内部时钟同步时进行操作；多个传送电路，包括第一传送电路和第二传送电路，第一传送路径被配置为提供具有第一延迟时间的第一传送路径，第二传送电路被配置为提供具有与第一延迟时间不同的第二延迟时间的第二传送路径；以及延迟补偿电路，被配置为：将通过第一传送路径输入到第一单元电路的第一时钟与通过第二传送路径输入到第二单元电路的第二时钟进行比较，并且调整第二延迟时间，使得调整后的第二延迟时间与第一延迟时间匹配。
包括延迟补偿电路半导体装置

[发明专利]阻抗校准电路和包括阻抗校准电路的存储器件-CN202011532121.2在审
发明人：金东成;曹永慜;朴廷埈;卞辰瑫;申东澔;任政燉 -专利权人：三星电子株式会社
申请日： 2020-12-22 - 公布日： 2021-08-06 - 主分类号： G11C7/10 文献下载
摘要：一种阻抗校准电路包括：第一代码生成电路，连接到第一参考电阻器，并且被配置为：通过使用第一参考电阻器，生成用于基于第一参考电阻器形成电阻的第一代码；第二代码生成电路，被配置为：基于第一代码，形成小于第一参考电阻器的电阻的第二参考电阻器的电阻，并且通过使用第二参考电阻器生成第二代码；以及目标阻抗代码生成电路，被配置为：基于第一代码、第二代码、以及目标阻抗值生成目标阻抗代码，并且基于目标阻抗代码，在连接到阻抗校准电路的端接驱动器中形成具有目标阻抗值的阻抗。
阻抗校准电路包括存储器件

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