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[发明专利]基于近似乘法与同或神经网络的关键词识别方法-CN202211575742.8在审
发明人：尚德龙;李阳;乔树山;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-12-09 - 公布日： 2023-03-14 - 主分类号： G10L15/08 文献下载
摘要：本发明公开了基于近似乘法与同或神经网络的关键词识别方法，包括：步骤1:利用麦克风采集语音数据；对采集到的语音数据进行对数梅尔频谱特征提取，得到对数梅尔频谱声学特征帧；步骤2，将对数梅尔频谱声学特征帧输入构建的近似乘法与同或神经网络模型，获得连续的非关键词和关键词概率。步骤3，使用平滑窗口方法处理连续的非关键词和关键词概率，得到最终的输出概率；根据最终的输出概率的最大值，获取对应的非关键词。从连续的非关键词剔除最终的输出概率的最大值对应的非关键词，作为关键词。
基于近似乘法神经网络关键词识别方法

[发明专利]一种电压域转时域的存内计算电路-CN202211374197.6在审
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-11-04 - 公布日： 2023-01-17 - 主分类号： G11C11/4094 文献下载
摘要：本发明涉及一种电压域转时域的存内计算电路，涉及存内计算领域，包括SRAM列单元和电压域时域转换电路；每个SRAM的字线均连接一个输入信号，各SRAM用于存储权重；电压域时域转换电路包括与门以及依次串联的晶体管PM1、NM1、NM2、NM3和NM4，晶体管PM1的源极连接电源，晶体管PM1的栅极和晶体管NM1的栅极连接时钟信号，晶体管NM2的栅极、晶体管NM3的栅极和晶体管NM4的栅极均与位线连接，晶体管NM4的源极接地；通过量化与门输出的脉冲宽度表示SRAM列单元的乘累加结果；乘累加结果为各行SRAM存储的权重与对应字线的输入信号的乘累加结果，降低存内计算的功耗和占用面积。
一种电压时域计算电路

[发明专利]一种脉动阵列的权重输入控制系统-CN202211159387.6在审
发明人： 乔树山;张默寒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-09-22 - 公布日： 2022-12-09 - 主分类号： G06G7/19 文献下载
摘要：本发明涉及一种脉动阵列的权重输入控制系统，属于脉冲阵列控制技术领域。该脉动阵列的权重输入控制系统包括：控制单元、输入存储单元、权重存储单元、逻辑单元、脉动阵列单元和输出存储单元；所述控制单元分别与所述输入存储单元、所述逻辑单元和所述脉动阵列单元连接；所述逻辑单元与所述权重存储单元连接；所述脉动阵列单元分别与所述输入存储单元、所述权重存储单元和所述输出存储单元连接；基于这一结构设置，本发明能够缩减图像数据传输时间，进而提高计算效率。
一种脉动阵列权重输入控制系统

[发明专利]一种基于8T SRAM的多比特权重量化电路-CN202210400883.X有效
发明人：周玉梅;黎涛;乔树山;尚德龙 -专利权人：中科南京智能技术研究院
申请日： 2022-04-18 - 公布日： 2022-11-29 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及存内计算技术领域，特别是涉及一种基于8T SRAM的多比特权重量化电路，包括矩阵式排列的8T SRAM，各列8T SRAM的读位线共线连接，且各读位线均通过电容连接公共连接端VSS；各8T SRAM均包括6T‑SRAM、管N5和管N6；管N5的栅极与6T‑SRAM中权重存储节点连接，管N5的源极接VSS，管N5的漏极连接管N6源极，管N6的栅极连接读字线，管N6的漏极连接读位线；各个8T SRAM中管N5和N6的沟道宽度相同，每行8T SRAM中各管N5的沟道宽度不同，每列8T SRAM中各管N5的沟道宽度相同。本发明减少了比特权重的量化占用的电路面积。
一种基于 sram 比特权重量化电路

[发明专利]一种三值化存内计算单元-CN202210873774.X有效
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-25 - 公布日： 2022-11-29 - 主分类号： G11C11/413 文献下载
摘要：本发明涉及一种三值化存内计算单元。该单元中的选择器MUX的第一输入端与输入数据的符号位连接；选择器MUX的第二输入端与输入数据的符号位的相反数连接；选择器MUX的选择端通过位线BLR与第一SRAM的一个输出端连接；第一SRAM的另一个输出端与位线BLBR连接；选择器MUX的输出端与传输门T1及传输门T2的控制端连接；传输门T1及传输门T2的输入端与输入in连接；传输门T1的输出端通过字线WLL与第二SRAM连接；传输门T2的输出端通过字线WLR与第二SRAM连接；第二SRAM的输出端与位线BLL和位线BLBL连接。本发明能够提高三值化网络的乘累加计算效率。
一种三值化存内计算单元

[发明专利]一种分离输入的存内计算单元阵列及装置-CN202210984520.5在审
发明人： 乔树山;陶皓;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-17 - 公布日： 2022-11-18 - 主分类号： G11C11/417 文献下载
摘要：本发明涉及一种分离输入的存内计算单元阵列及装置。该阵列中的存内计算单元中的第一6T SRAM和第二6T SRAM并联在位线BLB和位线BL之间，且第一6T SRAM和第二6T SRAM均与字线WL连接，管M7的栅极与第一6T SRAM的节点Q连接，管M7的源极接VSS，管M7的漏极与管M8的源极连接，管M8的栅极与输入端IN1连接，管M8的漏极与位线RBL连接；管M9的栅极与第二6T SRAM的节点Q连接，管M9的源极接VSS，管M9的漏极与管M10的源极连接，管M10的栅极与输入端IN0连接，管M10的漏极与位线RBL连接；本发明能够实现低复杂度的多比特存内计算。
一种分离输入计算单元阵列装置

[发明专利]一种进行两次乘加运算的脉动阵列结构-CN202211112520.2在审
发明人： 乔树山;张默寒;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-09-14 - 公布日： 2022-11-18 - 主分类号： G06F17/16 文献下载
摘要：本发明涉及一种进行两次乘加运算的脉动阵列结构，涉及深度学习技术，包括矩阵式排列的脉动阵列单元，各脉动阵列单元均包括两个输入寄存器、两个权重寄存器、部分和寄存器、两个乘法器、加法器和累加器；第一输入寄存器的输出端连接第一乘法器的第一输入端，第二输入寄存器的输出端连接第二乘法器的第一输入端，第一权重寄存器的输出端连接第一乘法器的第二输入端，第二权重寄存器的输出端连接第二乘法器的第二输入端，第一乘法器的输出端和第二乘法器的输出端分别连接加法器的两个输入端，加法器的输出端连接累加器的第一输入端，部分和寄存器的输出端连接累加器的第二输入端。本发明在减少运算的时间的同时也降低了硬件上的开销。
一种进行两次运算脉动阵列结构

[发明专利]一种全数字存内计算装置-CN202210978711.0在审
发明人： 乔树山;曹景楠;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-16 - 公布日： 2022-11-11 - 主分类号： G11C11/413 文献下载
摘要：本发明涉及一种全数字存内计算装置。该装置中SRAM读/写控制模块与每一SRAM阵列中的位线BL和位线BLB连接；SRAM WL驱动和输入激活驱动模块与每一SRAM阵列中的位线WL和IN端口连接；加法树和计算模式输出模块与每一SRAM阵列连接；加法树和计算模式输出模块用于当在计算模式时，将每一SRAM阵列中的计算结果通过加法树进行相加以及输出相加结果；存储模式数据通路模块与每一SRAM阵列中的位线BL和位线BLB连接；存储模式数据通路模块用于提供与外界进行数据交互的路径。本发明能够减少外界干扰，提高计算精度。
一种数字计算装置

[发明专利]一种基于Sram的数字型存内计算装置-CN202210822856.1有效
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-14 - 公布日： 2022-11-11 - 主分类号： G11C7/12 文献下载
摘要：本发明涉及一种基于Sram的数字型存内计算装置。所述数字型存内计算装置包括：Sram权重阵列模块、输入端口、与门阵列模块、计数阵列模块和数字式称重配置模块。其中，Sram权重阵列模块用于存储计算权重；输入端口用于获取输入数据；与门阵列模块用于基于计算权重和输入数据得到计算结果；计数阵列模块对计算结果进行计数操作得到计数结果；数字式称重配置模块用于基于计数结果生成最终的计算结果，进而能够在不过多的增加面积的基础上，提高神经网络进行加速时的并行度。
一种基于 sram 数字型计算装置

[发明专利]一种基于9TSRAM的存内计算单元及阵列-CN202210947039.9在审
发明人： 乔树山;陶皓;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-09 - 公布日： 2022-11-08 - 主分类号： G11C11/41 文献下载
摘要：本发明涉及一种基于9T SRAM的存内计算单元及阵列。该单元包括6TSRAM、管M7、管M8以及管M9；6T SRAM分别与字线WL、位线BL以及位线BLB连接；管M7的栅极与6T SRAM中的节点Q连接，管M7的漏极与位线RBL连接，管M7的源极与管M8的漏极以及管M9的源极连接，管M8的栅极与In端连接，管M8的源极接VSS，管M9的栅极与6T SRAM中的节点Q`连接，管M9的漏极与位线RBLB连接。本发明能够降低读写干扰的影响，进而提高计算的稳定性。
一种基于 tsram 计算单元阵列

[发明专利]一种存内计算阵列及其应用电路-CN202210894879.3在审
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-28 - 公布日： 2022-11-01 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种存内计算阵列及其应用电路。所述存内计算阵列包括：输入端、信号处理列、权重存储列和比较器；信号处理列与输入端连接；比较器与信号处理列和权重存储列连接，以便基于第一输出电平信号和第二输出电平信号生成比较结果。本发明通过设置信号处理列、权重存储列和比较器这一简单结构，就可以时间存内计算，并且，采用简单结构能够保证存内计算的阵列面积较小，同时，可以使得数据传输的速率得到提高，进而能够提升运算速度。当应用于神经网络中的分类器运算时，基于上述结构，本发明能够提升分类器的运算速度，进而使得神经网络的运行速度能够得到进一步提升。
一种计算阵列及其应用电路

[发明专利]一种加法器阵列-CN202210953600.4在审
发明人： 乔树山;曹景楠;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-08-10 - 公布日： 2022-11-01 - 主分类号： G06F7/501 文献下载
摘要：本发明涉及一种加法器阵列，涉及加法器领域，包括16个输入信号端、11个全加器和4个半加器，各输入信号端均用于输入1比特的输入信号，各全加器均包括三个输入端和两个输出端，全加器的三个输入端均用于输入1比特的数据，全加器的第一输出端用于输出和位，全加器的第二输出端用于输出进位；各半加器均包括两个输入端和两个输出端，半加器的两个输入端均用于输入1比特的数据，半加器的第一输出端用于输出和位，半加器的第二输出端用于输出进位；实现16个1比特输入信号相加输出5比特输出信号，由多级全加器和多级半加器构成的加法器阵列，减少了加法路径上延时，提高了运算速度。
一种加法器阵列

[发明专利]一种基于ReRAM的单比特存内计算电路-CN202111416378.6有效
发明人： 乔树山;黄茂森;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2021-11-26 - 公布日： 2022-11-01 - 主分类号： G11C13/00 文献下载
摘要：本发明涉及一种基于ReRAM的单比特存内计算电路，包括存储阵列模块、行译码与输入驱动模块、列译码与位线源线驱动模块、列选模块和电流电压转换及读出模块；存储阵列模块包括多行多列的阻变存储单元；行译码与输入驱动模块与存储阵列模块中各行阻变存储单元中字线连接，列译码与位线源线驱动模块与存储阵列模块中各列阻变存储单元中位线和源线连接；列选模块与存储阵列模块中各列阻变存储单元中位线连接；电流电压转换及读出模块与列选模块连接，电流电压转换及读出模块用于将被列选模块选中的一列对应的位线电流转换成电压后，将转换后的电压通过与十个电压比较器比较输出十位的输出数据。本发明降低了存内计算的占用面积和功耗。
一种基于 reram 比特计算电路

[发明专利]一种实现两比特输入单比特权重的存内计算宏单元-CN202210844258.4有效
发明人： 乔树山;史万武;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-19 - 公布日： 2022-11-01 - 主分类号： G11C11/417 文献下载
摘要：本发明涉及一种实现两比特输入单比特权重的存内计算宏单元。存内计算宏单元包括：权重存储电路、计算电路和储能电路；计算电路分别与权重存储电路和储能电路连接；权重存储电路中存储的权重用于控制计算电路的开闭；储能电路用于在计算电路开启时进行电能存储。本发明通过采用权重存储电路中存储的权重控制计算电路的开闭，在计算电路开启时储能电路进行电能存储，以能够在避免计算过程引起读干扰问题的同时，提高权重利用率。
一种实现比特输入权重计算单元

[发明专利]一种存内计算单元-CN202210880747.5有效
发明人： 乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-07-26 - 公布日： 2022-11-01 - 主分类号： G06F7/544 文献下载
摘要：本发明涉及一种存内计算单元。该单元中与非门NAND1的第一输入端与位线BL1连接，与非门NAND1的第二输入端与输入符号位连接；与非门NAND1的输出端与反相器的输入端以及与非门NAND2的第一输入端连接，反相器的输出端与与非门NAND3的第一输入端连接，与非门NAND2的第二输入端及与非门NAND3的第二输入端与输入数据位连接，与非门NAND2的输出端控制第二SRAM的字线WL1和第三SRAM的字线WL1，与非门NAND3的输出端控制第二SRAM的字线WL2和第三SRAM的字线WL2。本发明能够加快乘累加计算的速度，进而提高计算效率。
一种计算单元