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[发明专利]具有逻辑瓦片的虚拟阵列的FPGA及其配置和操作的方法-CN201880025134.5有效
发明人： A·科扎祖克;成·C·王;A·M·阿布雅卡尔 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2018-05-09 - 公布日： 2023-06-20 - 主分类号： H03K19/17724 文献下载
摘要：一种集成电路，包括逻辑瓦片的物理阵列，其中，每个逻辑瓦片包括周边和多个外部I/O，所述多个外部I/O设置在逻辑瓦片的周边上的布局中，其中，每个逻辑瓦片的外部I/O的布局是相同的。物理阵列包括逻辑瓦片的第一虚拟阵列，该第一虚拟阵列被编程为执行数据处理操作、包括物理阵列的第一多个逻辑瓦片。物理阵列还包括逻辑瓦片的第二虚拟阵列，该第二虚拟阵列被编程为执行第二操作、包括物理阵列的第二多个逻辑瓦片。第二多个逻辑瓦片与第一多个逻辑瓦片不同。在一个实施例中，第一虚拟阵列的数据处理操作的执行独立于第二虚拟阵列的第二操作的执行。
具有逻辑瓦片虚拟阵列 fpga 及其配置操作方法

[发明专利]集成电路的逻辑瓦片的时钟分配和生成体系架构及其操作方法-CN201880029985.7有效
发明人： 成·C·王;N·U·纳图 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2018-06-02 - 公布日： 2023-05-05 - 主分类号： H03K19/17728 文献下载
摘要：包含以行和列的阵列布置的逻辑瓦片阵列的集成电路。该逻辑瓦片阵列包括：第一逻辑瓦片，以接收第一外部时钟信号，其中，第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第一外部时钟信号或(ii)来自第一多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本；以及第二逻辑瓦片，以接收第二外部时钟信号，其中，第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第二外部时钟信号或(ii)来自第二多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本，其中，第一外部时钟信号和第二外部时钟信号是相同的时钟信号。
集成电路逻辑瓦片时钟分配生成体系架构及其操作方法

[发明专利]集成电路-CN201580006846.9有效
发明人： 成·C·王 -专利权人：弗莱克斯-罗技克斯技术公司
申请日： 2015-05-14 - 公布日： 2020-04-28 - 主分类号： G06F1/10 文献下载
摘要：一种集成电路包括多个逻辑模块，其中各逻辑模块包括多个边缘并且能被配置成与相邻的逻辑模块连接。各逻辑模块包括多个输入/输出时钟路径，其中各输入/输出时钟路径与逻辑模块的不同边缘相关联。所述多个输入/输出时钟路径包括：多个输入时钟路径，各输入时钟路径能被配置成从相邻的第一逻辑模块接收模块输入时钟信号；以及多个输出时钟路径，各输出时钟路径能被配置成将模块输出时钟信号输出到相邻的第二逻辑模块。输出时钟路径包括U弯电路，所述U弯电路接收具有第一预定偏斜的模块时钟信号并且提供具有第二预定偏斜的模块时钟信号。
集成电路