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[发明专利]一种存储设备路径上报控制方法、装置、设备及存储介质-CN202310266347.X在审
发明人：李大生;苑忠科;张在理 -专利权人：郑州云海信息技术有限公司
申请日： 2023-03-17 - 公布日： 2023-06-23 - 主分类号： G06F15/173 文献下载
摘要：本申请涉及存储技术领域，具体公开了一种存储设备路径上报控制方法、装置、设备及存储介质，在目标存储集群确定多个面向主机的存储节点，并创建基于各存储节点访问的虚拟存储空间映射到主机；根据虚拟存储空间的路径状态，自各存储节点中选出面向主机的优选存储节点；将优选存储节点的信息异步通知给主机，以使主机在产生存储需求时基于优选存储节点的路径访问虚拟存储空间，相较于传统存储集群双活拓扑路径上报方案，通过预先选出优选存储节点异步通知给主机，使主机在产生存储需求时无需等待存储集群计算最优路径，提高了路径上报效率，在保证存储集群高可靠性的优化了存储性能。
一种存储设备路径上报控制方法装置介质

[发明专利]一种网格文件的获取方法、装置及电子设备-CN202310284470.4在审
发明人：李龙翔;刘羽 -专利权人：苏州浪潮智能科技有限公司
申请日： 2023-03-22 - 公布日： 2023-06-23 - 主分类号： G06F15/173 文献下载
摘要：本发明提供了一种网格文件的获取方法、装置及电子设备，所述方法包括：获取目标计算区域的非结构化网格；对所述非结构化网格进行划分，得到多个子并行区域；其中，不同的子并行区域中所包含的节点无交叉；获取每个子并行区域中的节点连接度；基于所述节点连接度，对各个节点的初始编号进行重排，得到各个所述节点的目标编号；基于多个所述子并行区域，以及每个所述子并行区域中各个所述节点对应的所述初始编号和所述目标编号，生成所述目标计算区域的网格文件。本发明属于高性能集成计算领域，通过本发明提供的方法，可以有效提升缓存命中比率，优化稀疏矩阵迭代速度，提升CFD应用在集群中执行速度。
一种网格文件获取方法装置电子设备

[发明专利]一种用作M-DPU协处理器的FPGA逻辑结构-CN202211093388.5在审
发明人：邓明翥 -专利权人：卢米微电子（南京）有限公司
申请日： 2022-09-08 - 公布日： 2023-06-23 - 主分类号： G06F15/17 文献下载
摘要：本发明涉及一种集成电路结构，具体说是用作M‑DPU协处理器的FPGA逻辑结构。它的特点是包括互联模块和不少于两个功能模块。所述功能模块均适配连接有数据格式转换模块，功能模块通过连接数据格式转换模块实现功能模块接口到AHB总线接口的转换。所述数据格式转换模块均与所述互联模块适配连接。所述互联模块按照标准AHB总线协议编写，即其输入和输出端口均为AHB总线端口，以便实现各功能模块数据在AHB协议下的互联互通。该逻辑机构的传输效率高，可拓展性强。
一种用作 dpu 处理器 fpga 逻辑结构

[发明专利]一种主从式多DSP处理系统、方法、设备及存储介质-CN202211611133.3在审
发明人：王勇;路海全;高峰;曹海文;曲翕;李鹏;闫博;李婧;杨方 -专利权人：西安微电子技术研究所
申请日： 2022-12-14 - 公布日： 2023-06-23 - 主分类号： G06F15/17 文献下载
摘要：本发明公开了一种主从式多DSP处理系统、方法、设备及存储介质，属于空间嵌入式计算机应用领域。本系统在整个系统间的复位做了级联控制，利用从DSP(协处理器)的复位将HPI的初始化由硬件电路改为FPGA控制，同时通过在线配置的加载模式，通过主处理器在线加载协处理器程序，节省了协处理器外部程序存储器，有效地解决了现有主从式多DSP系统中存在复位同步处理、HPI接口固定、加载模式固定、硬件电路设计复杂度高、系统扩展性差等问题，本系统降低了计算机的电路设计复杂度，提高计算机的灵活性、可扩展性及继承性，可广泛应用于空间嵌入式计算机产品中，具有较高的推广应用价值。
一种主从 dsp 处理系统方法设备存储介质

[发明专利]一种叠层相干多核可重构数字信号处理器架构-CN202310307038.2在审
发明人：王智勇;王野宁 -专利权人：北京工业大学
申请日： 2023-03-27 - 公布日： 2023-06-23 - 主分类号： G06F15/173 文献下载
摘要：本发明公开了一种叠层相干多核可重构数字信号处理器架构，包括：多层结构；每层结构包括：多个存储路由器和多个处理器；每个存储路由器通过数据线与周围具有第一临近关系的存储路由器和/或处理器相连；每个处理器通过数据线与周围具有第二临近关系的存储路由器相连；在相邻的两层结构之间：一层的存储路由器与另一层具有第三邻近关系的存储路由器和处理器通过数据线相连，一层的处理器与另一层具有第四第三邻近关系的存储路由器通过数据线相连。本发明可以在较小的空间内容纳大量的计算和存储元件，增加计算资源，提升计算机算力。
一种相干多核可重构数字信号处理器架构

[发明专利]服务器拓扑结构异常的分析及装置、电子设备及存储介质-CN202310101164.2在审
发明人：杨熠晨;侯轲;王录祥;芦飞 -专利权人：苏州浪潮智能科技有限公司
申请日： 2023-02-10 - 公布日： 2023-06-23 - 主分类号： G06F15/173 文献下载
摘要：本发明公开了一种服务器拓扑结构异常的分析及装置、电子设备及存储介质，其中，该分析方法包括：基于预设接口，读取目标服务器在当前开机时的当前预设接口信息，将当前预设接口信息与目标服务器的预设接口信息集合中的每个预设接口信息进行对比，并在当前预设接口信息与预设接口信息集合中的所有预设接口信息都不一致时生成第一拓扑结果，在当前开机的开机类型不是预设类型时将当前预设接口信息与上次预设接口信息进行对比，并在当前预设接口信息与上次预设接口信息不一致时生成第二拓扑结果，基于第一拓扑结果以及第二拓扑结果，确定目标服务器存在的异常拓扑结构。本发明解决了相关技术中难以确定服务器中出现问题的异常拓扑结构的技术问题。
服务器拓扑结构异常分析装置电子设备存储介质

[发明专利]基于RDMA引擎的数据处理方法与系统、介质、设备-CN202310274803.5有效
发明人：萧启阳;黄勇平 -专利权人：深圳云豹智能有限公司
申请日： 2023-03-21 - 公布日： 2023-06-23 - 主分类号： G06F15/173 文献下载
摘要：本申请涉及基于RDMA引擎的数据处理方法与系统、介质、设备，包括：输入模块接收操作命令，获取QPN和Functionid，根据QPN和Functionid生成预取命令，并将预取命令发送至所述Cache模块；L2‑Cache查询L2‑Cache的信息存储结构中是否存在与QPN和Functionid绑定的流水线号，若存在，则L2‑Cache将与QPN和Functionid绑定的流水线号返回给输入模块，若不存在，则L2‑Cache将当前负载最小的一个L1‑Cache的流水线号返回给输入模块，并在L2‑Cache的信息存储结构中记录所述一个L1‑Cache的流水线号与QPN和Functionid之间的绑定关系；输入模块接收Cache模块返回的流水线号，将操作命令送入与该流水线号对应的流水线进行处理。通过本申请，能够解决RDMA引擎的各流水线之间负载不均衡的问题。
基于 rdma 引擎数据处理方法系统介质设备

[发明专利]RDMA网络流控方法、装置及计算机可读存储介质-CN202010059646.2有效
发明人：周耀辉;刘露 -专利权人：西安奥卡云数据科技有限公司
申请日： 2020-01-19 - 公布日： 2023-06-23 - 主分类号： G06F15/173 文献下载
摘要：本发明公开了一种RDMA网络流控方法、装置及计算机可读存储介质，所述方法包括：当判断发送内存单元使用计数器不为零时，向对方节点发送数据包，以预定步长减少发送内存单元使用计数器中的计数，当判断发送内存单元使用计数器为零时，停止发送数据包，在接收对方节点发送的流控数据包时，重置发送内存单元使用计数器为发送内存单元使用个数，开始新的发送；当判断接收内存单元使用计数器不为零时，接收对方节点发送的数据包，并以预定步长减少接收内存单元使用计数器中的计数，当判断接收内存单元使用计数器为零时，停止接收对方节点的数据包，向对方节点发送流控数据包，重置接收内存单元使用计数器为接收内存单元使用个数，开始新的接收。
rdma 网络方法装置计算机可读存储介质

[发明专利]软硬件协同实现远端内存访问的方法和装置-CN202310257790.0有效
发明人：盛曦;黎立印 -专利权人：珠海星云智联科技有限公司
申请日： 2023-03-17 - 公布日： 2023-06-23 - 主分类号： G06F15/173 文献下载
摘要：本申请实施例提供了软硬件协同实现远端内存访问的方法和装置，其特征在于，该方法包括以下步骤：读取第一内存模块中的第一任务报告，向第一硬件网卡发送乱序接收指令；根据第一SEND数据包对应的数据包序列号，判断第一SEND数据包是否存在数据传输异常的情况；若判断为否，则根据第一SEND数据包，生成至少一个第一READ任务书，并将至少一个第一READ任务书保存至第一内存模块。可以看出，本申请实施例通过将数据拆分、丢包检测等功能转移至驱动软件，有助于减轻网卡硬件的工作强度，从而有助于网卡应对快速变化的网络流量模式，实现了选择性重传和乱序接收，显著提高丢包恢复的效率。
软硬件协同实现远端内存访问方法装置

[发明专利]一种原子计数器的操作方法、装置、设备及存储介质-CN202310464889.8有效
发明人：和华;周义满;王斐;张祖英 -专利权人：南京砺算科技有限公司;砺算科技（上海）有限公司
申请日： 2023-04-27 - 公布日： 2023-06-23 - 主分类号： G06F15/177 文献下载
摘要：本发明公开了一种原子计数器的操作方法、装置、设备及存储介质，包括：获取GPU中的多个待处理的线程组，确定每个线程组对应的原子计数器；根据每个线程组对应的原子操作函数，确定与每个线程组匹配的加法指令；在多个线程组中依次获取一个线程组作为当前处理线程组，根据所述当前处理线程组匹配的加法指令、当前处理线程组对应原子计数器的原始数值，以及当前处理线程组中包括的多个线程，并行计算每个线程对应的结果数据。本发明实施例的技术方案可以有效减少GPU中线程对原子计数器访问次数，提高原子计数器的性能。
一种原子计数器操作方法装置设备存储介质

[发明专利]一种FPGA和STM32单片机的通信方法-CN202010106358.8有效
发明人：张学东;王静;朱长红;孙钰凯 -专利权人：烟台持久钟表有限公司
申请日： 2020-02-21 - 公布日： 2023-06-20 - 主分类号： G06F15/173 文献下载
摘要：本发明公开了一种FPGA和STM32单片机的通信方法，包括以下步骤：(1)使STM32单片机的SPI1连接FPGA的SPI1’；(2)STM32单片机的SPI2连接FPGA的SPI2’；配置STM32单片机的SPI1为主模式，配置SPI1为单工只发送模式，使能SPI1的DMA传输；配置STM32单片机的SPI2为从模式，配置SPI2为单工只接收模式，使能SPI2的DMA传输，配置SPI2的通信控制信号，并设置为浮空输入，配置通信控制信号的上升沿触发STM32单片机中断；STM32与FPGA之间以DMA方式实施全双工通讯。由此，本发明的FPGA和STM32单片机的通信方法仅使用5根线就实现了STM32单片机与FPGA之间的全双工通讯，传输速率达几M/S。
一种 fpga stm32 单片机通信方法

[发明专利]一种通信方法及通信系统-CN201910185814.X有效
发明人：孟鹏涛;黄运新;潘亮亮;杨庆;李卫军 -专利权人：深圳大普微电子科技有限公司
申请日： 2019-03-12 - 公布日： 2023-06-20 - 主分类号： G06F15/17 文献下载
摘要：本发明公开了一种通信方法及通信系统。该通信方法应用于第一芯片和第二芯片，第一芯片包括第一处理器、第一通信接口和第一内存，第二芯片包括第二处理器、第二通信接口和第二内存，第一通信接口的第一总线接口通过系统总线与第二通信接口的第二总线接口连接；该方法包括：第一通信接口从第一内存获取消息数据；第一通信接口将消息数据通过系统总线发送至第二通信接口；第二通信接口通过系统总线从第一通信接口接收消息数据，以使第二处理器获取消息数据。通过上述方式，本发明能够实现在通信的过程中，降低处理器的占用率的同时提高消息数据的传输效率。
一种通信方法系统

[发明专利]用于芯片间通信的处理单元、处理系统及方法-CN202111561477.3在审
发明人：韩亮;吴政原;朱国瑜;钟嵘;焦阳;陆叶;吴炜;邹云晓;尹莉 -专利权人：阿里巴巴（中国）有限公司
申请日： 2021-12-15 - 公布日： 2023-06-16 - 主分类号： G06F15/173 文献下载
摘要：本公开提供了一种用于芯片间通信的处理单元、处理系统及方法。该处理单元包括：多个处理核；多个存储器，与处理核耦合；多个互连，被配置为将处理单元通信耦合到包括第二处理单元的多个其他处理单元，其中，多个互连包括在一端连接到处理单元的端口且在另一端连接到第二处理单元的端口的互连；以及通信控制器，通信控制器耦合到处理核，且通信控制器基于存储器访问请求中的地址，将输出的存储器访问请求映射到多个互连中的选定互连。本公开通过高带宽芯片间网络，在不使用常规网络(例如，以太网)的情况下实现系统中的神经网络处理单元之间的通信，从而避免常规网络的带宽限制和相对速度不足，从而提高芯片间通信的数据传输速率和传输带宽。
用于芯片通信处理单元系统方法

[发明专利]一种多处理器互连网络的哈密顿路径构建方法-CN202310201102.9在审
发明人：尤澜涛;张书锋;刘小芬;董明华;吴荣伟;何鑫 -专利权人：苏州工业园区服务外包职业学院（苏州市服务外包人才培养实训中心）
申请日： 2023-03-06 - 公布日： 2023-06-13 - 主分类号： G06F15/173 文献下载
摘要：本发明公开了一种多处理器互连网络的哈密顿路径构建方法，涉及高性能并行计算机领域，在第一处理器和第二处理器间构造哈密顿路径的方法包括如下步骤：将多处理器互连网络分割为N个相同的子图；在每个子图内选取两个处理器作该子图的哈密顿路径，所选取的处理器作为该子图对外的接口；将每个子图的对外接口依次连接，闭合路径与每个子图内构建的哈密顿路径一同作为第一处理器与第二处理器间的哈密顿路径；本发明解决了计算机网络中哈密顿路径构建方法的问题，且每次迭代都把哈密顿路径构建过程简化，可将复杂网络的哈密顿路径构建简化。
一种处理器互连网络哈密路径构建方法

[发明专利]数据传输芯片及电子设备-CN202111665986.0在审
发明人：牛元君;魏志煌;黄君利;居海强 -专利权人：华为技术有限公司
申请日： 2021-12-31 - 公布日： 2023-06-13 - 主分类号： G06F15/17 文献下载
摘要：一种数据传输芯片及电子设备，属于电子技术领域。其中，数据传输芯片的低速接口用于接收多路第一信号，数据传输芯片的高速串行接口用于将该多路第一信号以数据帧的方式串行传输至另一个数据传输芯片。由于数据传输芯片之间能够通过数据帧的方式串行传输多路信号，因此可以有效减少数据传输芯片之间所需设置的信号线的数量，进而简化电子设备的结构。又由于该高速串行接口的数据传输速率较高，因此可以有效确保该多路第一信号的传输效率。
数据传输芯片电子设备