“无锡亚科鸿禹电子有限公司”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果16个，建议您升级VIP下载更多相关专利

[发明专利]一种基于动态配置的时钟信号生成装置-CN202211646173.1在审
发明人：杨滔;王鹏程;孙亮;刘海峰 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-21 - 公布日： 2023-07-04 - 主分类号： G06F1/06 文献下载
摘要：本发明涉及时钟生成技术领域,公开了一种基于动态配置的时钟信号生成装置，包括MMCM、PLL、配置数据生成单元、计算单元和解析单元；在实际使用时，本发明通过计算单元和解析单元可以选中MMCM和PLL输出时钟信号，当需要更改MMCM和PLL的时钟输出端口输出的时钟信号时，不用重新选取那个MMCM和那个PLL来输出时钟信号，只需对已经选中的MMCM和PLL重新配置数据即可，从而可以减少更换输出时钟信号时所需要的配置数据量，提高配置速度。
一种基于动态配置时钟信号生成装置

[发明专利]一种基于Co-sim的Transactor集成方法-CN202211592821.X在审
发明人：杨滔;计润五;吴文会 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-13 - 公布日： 2023-04-25 - 主分类号： G06F30/327 文献下载
摘要：一种基于Co‑sim的Transactor集成方法，包括以下步骤，步骤S1：对Transactor进行集成配置生成实例化脚本；步骤S2：运行所述实例化脚本生成Transactor的目标数据库；步骤S3：对所述目标数据库进行逻辑综合，生成全端口DUT网表文件；同时RTL分析软件对步骤S2的Transactor处理，根据实例化Transactor名称解析出DUT路径信息，步骤S4：对Transactor源代码进行逻辑综合处理生成Transactor网表文件；根据DUT路径信息，将所述Transactor网表文件插入至所述全端口DUT网表文件。本发明具有以下优点：支持GUI的实例化和脚本实例化IP，更方便插入使用Transactor。除此之外，可在DUT任一层次插入Transactor。在使用Transactor时大大提升效率以及复用性。把Transactor集成到了软件中，只需要改变Transactor的配置参数，可以频繁的复用Transactor。
一种基于 co sim transactor 集成方法

[发明专利]一种指定层次并行综合RTL输出网表文件的方法-CN202211631555.7在审
发明人：朱娴;杨滔 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-19 - 公布日： 2023-04-18 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种指定层次并行综合RTL输出网表文件的方法，包括输入用户的RTL设计，指定顶部节点，得到用户设计的层次树；将层次树中每一个非重复子模块生成Verilog文件和对应的stub verilog文件，并记录文件的哈希值；指定切割的子模块层次，指定综合工具的FPGA版型，指定并发数，指定作业集群系统，将层次树切割成多个单元；按照切割后的单元，生成对应的综合tcl脚本，并执行脚本文件输出网表文件；将输出的所有网表文件合并为一个整体形成层次化网表。本发明通过对RTL设计文件进行指定层次分割，之后进行并行综合，提升了综合效率；支持作业集群系统，有效利用服务器资源；支持切换切割子模块的层次，方便用户进行FPGA资源优化。
一种指定层次并行综合 rtl 输出文件方法

[发明专利]基于查找表结构的触发条件实现方法-CN202211720046.1有效
发明人：杨滔;吴文会;计润五 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-30 - 公布日： 2023-04-18 - 主分类号： G06F11/26 文献下载
摘要：本发明涉及FPGA调试、原型验证技术领域，尤其涉及一种基于查找表结构的触发条件实现方法，包括至少一个查找表结构；每个查找表结构包括若干查找表和若干断点基本单元，若干查找表形成N级的级联收敛结构，第１级查找表的输出端输出触发条件，第N级查找表的输入端接收若干断点基本单元的输出信号，每个查找表的运算逻辑为其所有输入端的相与运算。本发明支持任意个独立的触发条件，触发信号可重复用于每个触发条件，组成每个触发条件的触发信号都可单独进行比较值设置，独立的触发条件还可用于组合成最终触发条件，触发条件设置十分灵活，支持复杂的触发条件，能方便、快速的定位到信号观测点，大大减少原型验证调试阶段所需时间。
基于查找结构触发条件实现方法

[实用新型]一种FPGA载板及支撑装置-CN202223408393.9有效
发明人：张全富 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-19 - 公布日： 2023-04-11 - 主分类号： G01R1/04 文献下载
摘要：本实用新型公开了一种FPGA载板及支撑装置，其可实现FPGA载板顶层防护，起到防尘作用，可避免外物接触或掉落至FPGA载板顶层而导致电路板短路或芯片烧毁，FPGA载板包括载板本体、安装于载板本体的若干电子元件和电路、盖板，盖板上开设有若干通孔，通孔与电子元件一一对应，盖板通过支撑装置安装于载板本体的上方，盖板底端与载板本体顶端之间设置有间隙，设间隙的高度为a，电子元件的最大厚度为b，则a＞b；支撑装置包括柱体、设置于柱体顶端的第一凸台、沿第一凸台外表面周向分布的第二凸台，第一凸台、第二凸台、柱体同轴设置，且第一凸台的外径小于第二凸台的外径，第一凸台的顶端中部开设有第一螺纹孔。
一种 fpga 支撑装置

[发明专利]FPGA原型验证的断点触发方法-CN202211606754.2在审
发明人：杨滔;吴文会;计润五 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-13 - 公布日： 2023-04-07 - 主分类号： G06F9/445 文献下载
摘要：本申请公开FPGA原型验证的断点触发系统和方法，涉及FPGA技术领域，包括原型验证调试软件、触发条件生成模块、触发模块、采样模块和待测芯片；原型验证调试软件用于根据预设信号向触发条件生成模块发送触发信息，根据被测信号向触发模块发送触发条件码；采样模块实时接收触发信号，以及采集待测芯片的被测信号，便于原型验证调试软件根据触发信号、预设信号以及被测信号更新触发条件码，在输出目标触发信号时定位待测芯片的目标信号点；触发条件码的数量和被测信号的被测类型数相同，一一对应。方案支持任意逻辑运算组成复杂的逻辑表达式作为触发条件进行断点触发，更方便快速定位到信号观测点，减少原型验证调试阶段所需的时间。
fpga 原型验证断点触发方法

[发明专利]一种可动态配置的时钟信号产生装置-CN202211592799.9在审
发明人：杨滔;王鹏程;孙亮;刘海峰 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-13 - 公布日： 2023-04-07 - 主分类号： G06F1/06 文献下载
摘要：本发明涉及时钟信号产生技术领域,公开了一种可动态配置的时钟信号产生装置，包括时钟信号产生单元、地址设置单元、仲裁单元和启动单元，时钟信号产生单元包括N个子单元；地址设置单元用于设置子单元的地址；仲裁单元用于将地址相同的子单元作为一组时钟模块；启动单元用于向子单元输入时钟启动信号，时钟模块中的子单元接收到时钟启动信号后，时钟模块的每个子单元同时输出时钟信号；在实际使用时，由于地址相同的子单元会被归纳到同一组时钟模块中，因此只需让时钟模块中的一个子单元输出时钟信号便能让时钟模块中的所有子单元输出时钟信号，从而方便子单元的启动。
一种动态配置时钟信号产生装置

[发明专利]一种软硬件协同仿真通信方法-CN202211622340.9在审
发明人：杨滔;计润五;吴文会 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-16 - 公布日： 2023-03-31 - 主分类号： G06F30/331 文献下载
摘要：本发明公开了一种软硬件协同仿真通信方法，其可实现分片后软件侧到硬件侧的准确连接和通信，该方法基于软硬件协同仿真系统实现，软硬件协同仿真系统包括软件侧、硬件侧，该方法包括：搭建软硬件协同仿真系统；对待测设计源代码进行划分并创建不同层次；在软件侧，对各个层次进行分析，确定层次的第一路径；将第一路径、层次发送给硬件侧；在硬件侧，将FPGA模块分割为若干片区，然后将层次移至对应片区中；对各个片区进行分析，确定片区中各层次的第二路径；在软件侧、硬件侧对应的第一路径、第二路径中分别插入第一逻辑接口、第二逻辑接口；将第一逻辑接口与第二逻辑接口相连进行数据传输，实现分片后软件侧与硬件侧的数据通信。
一种软硬件协同仿真通信方法

[发明专利]一种提升SoC或ASIC混合验证的通信速率的方法-CN202211652455.2在审
发明人：张鹏程;杨滔;刘海峰 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2022-12-22 - 公布日： 2023-03-21 - 主分类号： G06F9/455 文献下载
摘要：本发明涉及集成电路验证技术领域，尤其涉及一种提升SoC或ASIC混合验证的通信速率的方法，包括仿真加速器和Qemu模拟器；仿真加速器运行于主机上，主机基于RPC协议标准注册RPC服务端；Qemu模拟器基于内存模拟嵌入式SoC硬件平台为客户机提供运行环境为虚拟设备提供qapi应用编程接口；客户机为用户提供混合验证服务；虚拟设备使用Qemu模拟器提供的qapi应用编程接口模拟虚拟设备，虚拟设备基于RPC协议标准注册RPC客户端；多重缓存模块用于提供多重缓存功能，包括缓存数据信息、地址信息和位图信息；数据预取及缓存模块用于提供预取数据及缓存数据功能；虚拟设备的OPS通过RPC客户端与主机的RPC服务端交互实现,本发明验证效率高、可扩展性强、可移植性强、兼容性高。
一种提升 soc asic 混合验证通信速率方法

[发明专利]基于软硬件协同仿真的软件自动化生成事务器的流程方法-CN202310000592.6有效
发明人：杨滔;计润五;吴文会 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2023-01-03 - 公布日： 2023-03-17 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及软硬件协同仿真技术领域，尤其涉及一种基于软硬件协同仿真的软件自动化生成事务器的流程方法，步骤如下：在编译软件中创建工程；配置待测设计和事务器的环境；通过编译软件生成transactor.edf；分析待测设计，生成待测设计层次文件；在网表分析软件中综合待测设计，生成dut.edf；基于步骤三至五获得的文件，利用脚本和网表分析软件，生成带scemi信息的接口文件；利用网表分析软件生成dut_with_scemi.edf，并将其与transactor.edf合并，生成dut_merged_xactors.edf；完成事务器插入流程框架。本发明能够提高设计的保密性并生成所有事务器的流程框架。
基于软硬件协同仿真软件自动化生成事务流程方法

[实用新型]一种FPGA原型验证装置-CN202123428202.0有效
发明人：郭文帅;张全富;李锋浩;张婷;刘章杰;刘旋 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2021-12-31 - 公布日： 2022-10-25 - 主分类号： H05K1/18 文献下载
摘要：本实用新型公开了一种FPGA原型验证装置，涉及到IC开发技术领域，包括电路板和铝合金结构件。电路板包括主体板、控制板、电源板A、电源板B、电源配接板和用户面板，铝合金结构件包括顶板、底板、前面板、后面板和侧面板，底板的顶端两侧均固定安装设置有侧面板，底板的顶部前端和后端分别固定安装设置有前面板和后面板。本实用新型通过主体板上对各种插座进行了合理布局，使主体板的PCB得到了充分的利用，从而降低了主体板PCB的生产成本，并且主体板上设置了多种IO分配，能够适用多种卡子，而且主体板上的多种插座设置，提供了更多的IO接口，方便客户使用；同时机壳设计简洁，组装工序少，提高了机壳的生产良率和降低了机壳的生产成本。
一种 fpga 原型验证装置

[发明专利]一种并行生成波形方法-CN202111673672.5在审
发明人：代鑫 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2021-12-31 - 公布日： 2022-05-24 - 主分类号： G06F30/33 文献下载
摘要：本发明公开了一种并行生成波形方法，涉及到集成电路技术领域，包括七个步骤，通过开启多个线程，每个线程解码一个dat文件且会对该文件的最后一个不完整周期补齐，多个线程同时解码，使得本装置能够将按照任意条件分割的多个波形编码文件同时生成vcd文件，提高了解码的效率。本发明将较大的文件拆分成多个小文件进行同时解码，在很大程度上提高了波形编码文件的解码速度，进而缩短整个研发周期。
一种并行生成波形方法

[发明专利]一种按指定层次生成波形方法-CN202111673674.4在审
发明人：代鑫 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2021-12-31 - 公布日： 2022-05-24 - 主分类号： G06F16/16 文献下载
摘要：本发明公开了一种按指定层次生成波形方法，涉及到集成电路技术领域，包括五个步骤，能够支持在并行、串行情况下生成指定层次下的vcd波形文件，同时在并行的情况下支持按周期及文件大小分割成的多个波形编码文件解码生成指定层次下的vcd文件。本发明根据用户传入的层次去匹配生成vcd文件，方便用户选择性地查看波形，可以查看某一个或者某几个层次下的波形，相比原来的方案更方便也更清晰准确，进而可以更好地推进研发进度。
一种指定层次生成波形方法

[发明专利]一种波形回读方法-CN202111677447.9在审
发明人：刘翔 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2021-12-31 - 公布日： 2022-05-20 - 主分类号： G06F30/331 文献下载
摘要：本发明提供一种波形回读方法，包括以下步骤：S1、解析网表以及布局布线文件，生成xrf文件；S2、解析xrf文件：将信号的信息通过写入VCD文件，并存放到信号查询模块中；S3、添加使能信号/添加断点，并从信号查询模块中找到信号的实例；S4、将S3中找到的信号实例添加到信号处理模块，通过信号处理模块将信号的地址、偏移发往硬件；S5、等待硬件侧的数据写回软件，然后调用回调函数，将周期数据写入VCDWriter；S6、调用flushVCD()函数，将VCDWriter中数据写入VCD件中；本专利支持设置硬件断点；支持解析复杂的断点表达式；支持添加指定信号，只抓取添加的信号的波形；界面简洁，操作简单且内存消耗较少。
一种波形方法

[发明专利]一种基于EDIF网表添加探针的方法-CN202111659190.4在审
发明人：李昕桐 -专利权人： 无锡亚科鸿禹电子有限公司
申请日： 2021-12-30 - 公布日： 2022-05-20 - 主分类号： G06F30/33 文献下载
摘要：本发明提供一种基于EDIF网表添加探针的方法，包括以下步骤：S1、输入edf网表文件；S2、分析实例的路径；S3、获取层次结构的信号，信号类型包括port/wire/reg(端口/路径/注册表)；S4、输入待添加探针信号的log文件；S5、匹配待添加探针的日志文件和EDIF文件，新定义的信号逐级按照EDIF网表的格式输出至顶层，本发明支持单层次，多层次EDIF内部信号添加探针；2)支持EDIF内部信号全部添加探针达到全可视；3)支持多种平台，具有良好的兼容性。
一种基于 edif 添加探针方法

1
2
下一页»
尾页
共 16 条