[发明专利]固态存储器的数据存储方法、数据读取方法及固态存储器

说明书

本发明提供一种固态存储器的数据存储方法、数据读取方法及固态存储器，该数据存储方法包括：采用具有目标校验矩阵的LDPC码对待存储数据进行错误纠正码编码，目标校验矩阵至少包括核心子矩阵和稀疏子矩阵；将根据核心子矩阵编码生成的编码数据和常规校验比特存储在预设的常规存储区域；将根据稀疏子矩阵编码生成的冗余校验比特存储在预设的冗余存储区域。数据读取时，读取编码数据、常规校验比特以及对应的冗余校验比特；将编码数据、常规校验比特和冗余校验比特进行拼接后完成译码。本发明降低了编码复杂度，通过冗余校验比特的产生有效提升固态存储器的寿命，同时提出了数据读取时的纠错码解决方案，提升对存储空间利用率，写入和读取的速率。

技术领域

本发明涉及数据存储技术领域，尤其涉及一种固态存储器的数据存储方法、数据读取方法及固态存储器。

背景技术

目前越来越多的大容量闪存采用3D NAND技术。3D QLC(每个单元存储4比特信息)、PLC(每个单元存储5比特信息)等新型存储器普遍存在RBER(raw bit error rate,原始比特错误率)随着cycling周期数上升迅速的问题，这导致其在单位比特成本上的优势被其严重缩短的寿命所抵消。降低ECC的码率是一种可能的应对方案，相比当前主流的4K+(长度超过4K字节)长度的LDPC，增加约3％的编码长度即可获得50％左右的纠错增益。然而，受到wordline(字线)尺寸限制，每个物理页page的空闲空间非常有限，甚至无法存放下所有编码后的比特，必须将超长部分的比特进行打孔才能匹配物理页的尺寸。因此在不增加wordline尺寸的前提下，要实现更低码率的编码，只有借用其他存储空间。

在常规的ECC方案中，参见图1(a)-图1(c)，图1(a)示出了一个物理页的存储结构，一个物理页被分为data area(数据存储区)和spare area(备用区域)两部分，分别存放用户数据+metadata(元数据)和parity bits(奇偶校验位)。这种方式读取一个ECC编码帧只需要一次read操作，速度很快。但是，由于spare area的尺寸非常小，ECC的等效码率通常高达0.9左右。此外，随着open channel技术、压缩技术等新技术的引入，matadata的位宽还有日渐增加的趋势，这使得本就相当有限的spare area会进一步减少，进而导致传统方案的ECC等效码率逐渐上升，纠错能力同步下降，最终缩短SSD的使用寿命。如果使用常规ECC方案，则物理页中的数据结构如图1(b)所示，如果使用更低等效低码率的ECC，在data area保持不变的情况下，其编码后增加的数据长度必然会超出spare area的尺寸，参见图1(c)，其中CBs表示校验比特，ECBs表示超长的校验比特。

现有技术中，超长部分的存储通常有如下两种方式。

Cross page方式：超长的部分直接存到下一个逻辑page的头部，因此每个逻辑page会横跨2个物理page。这种方式每次读取一个逻辑page会触发2次物理page的读操作，延时过大。此外，这种方式还需要记录每个逻辑page起始位置的offset值，增加了FTL的复杂度。

PG Decoupling方式：把物理page分为数据区域data area和编码区域ECC area，data area用于存储未编码的数据帧，ECC area仅用于存放编码得到的parity bits。这种方式依然需要每次读2个物理page，而且data area没有充分利用spare area来存储部分parity bits，造成存储空间的浪费，并减少了ECC策略的灵活性。

发明内容

鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的固态存储器的数据存储方法、数据读取方法及固态存储器。

本发明的一个方面，提供了一种固态存储器的数据存储方法，所述方法包括：

采用具有目标校验矩阵的LDPC码对待存储数据进行错误纠正码编码，所述目标校验矩阵至少包括核心子矩阵和稀疏子矩阵；