[发明专利]存储器系统中的单独链路和阵列纠错

说明书

本公开的实施例涉及存储器系统中的单独链路和阵列纠错。在某些实施例中，存储器设备可以包括链路纠错码(ECC)解码器和校正电路。ECC解码器和校正电路可以被布置在写入路径中并且被配置用于对通过数据链路接收到的写入数据进行链路错误的检测和校正。存储器设备还可以包括存储器ECC编码器电路。存储器ECC编码器电路可以被布置在写入路径中并且被配置用于在存储器阵列存储期间对写入数据进行存储器保护。

本申请是申请日为2016年09月28日、申请号为201680067416.2、发明名称为“存储器系统中的单独链路和阵列纠错”的发明专利申请的分案申请。

相关申请的交叉引用

本申请根据35U.S.C.§119(e)要求于2015年11月20日提交的题为“SEPARATE LINKAND ARRAY ERROR CORRECTION IN A MEMORY SYSTEM”的美国临时专利申请No.62/258,219的权益，其公开内容通过引用整体并入本文。

技术领域

本公开总体上涉及集成电路(IC)。更具体地，本公开的一个方面涉及在低功率存储器子系统中的单独存储器阵列和链路纠错。

背景技术

半导体存储器设备包括例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。DRAM存储器单元通常包括一个晶体管和一个电容器，这实现了高度的集成。电容器可以被充电或放电以将信息存储为对应的位值(例如'0'或'1')。因为电容器泄露电荷，所以存储的信息最终会消失，除非电容器电荷被周期性刷新。由于刷新要求，与SRAM和其他静态存储器相比，DRAM被称为动态存储器。DRAM的持续刷新通常限制了其在计算机主存储器中的使用。

DRAM缩放不断地增加每个DRAM芯片的总位数。不幸的是，DRAM缩放会增加弱保留单元(例如，具有减少的保留时间的单元)的数目。这些单元涉及额外的刷新周期以维持所存储的信息。由于额外的刷新周期或其他工艺变化，高级DRAM工艺可能在存储器单元阵列内遭受额外的随机位刷新错误。一些低功率存储器实现纠错码(ECC)，以通过将ECC应用于存储器单元阵列中的任意随机位错误来提高存储器产量和可靠性。但是，ECC解码和纠错由于增加的读取访问时间会降低存储器性能。另外，存储器链路(例如，接口)不受ECC的保护，并且整体存储器可靠性不足以满足高可靠性和高性能系统存储器要求。

发明内容

存储器设备可以包括链路纠错码(ECC)解码器和校正电路。ECC解码器和校正电路可以被布置在写入路径中，并且被配置用于对通过数据链路接收到的写入数据进行链路错误检测和校正。存储器设备还可以包括存储器ECC编码器电路。存储器ECC编码器电路可以被布置在写入路径中，并且被配置用于在存储在存储器阵列期间对写入数据进行存储器保护。

一种低功率存储器子系统中的存储器单元阵列和链路纠错的方法可以包括：读取链路纠错码(ECC)奇偶校验位。该方法还可以包括：根据链路ECC奇偶校验位来验证接收到的写入数据。该方法还可以包括：将经验证的写入数据传送到存储器ECC编码器电路，该存储器ECC编码器电路被配置用于根据存储器ECC奇偶校验位对存储器阵列内的恢复的写入数据进行存储器保护。

一种存储器子系统可以包括具有纠错码(ECC)编码器/解码器的存储器控制器。存储器子系统还可以包括至少经由数据链路耦合到存储器控制器的存储器设备。存储器设备可以包括链路ECC解码器和校正电路。链路ECC解码器和校正电路可以被布置在写路径中并且被配置用于在通过数据链路传输写入数据期间检测和校正链路错误。存储器设备可以包括存储器ECC编码器电路。存储器ECC编码器电路可以被布置在写入路径中并且被配置用于根据存储器ECC奇偶校验位在存储在存储器阵列期间对写入数据进行存储器保护。