[发明专利]一种相位插值电路

说明书

本发明公开了一种相位插值电路，涉及相位插值电路领域，该相位插值电路中各个相位插值单元的对应于各自的目标输出权重，各个相位插值单元的目标输出权重通过迭代确定且使得该相位插值电路的所有输出时钟信号之间的相位差异度最小；该相位插值电路通过各个相位插值单元的电路参数来人为加入非线性，以补偿MOS管本身存在的非线性，可以有效提升相位插值电路的线性度，实现方式简单，避免了复杂补偿技术的实现难度，不需要增加相位插值长度，不牺牲面积和功耗。

技术领域

本发明涉及相位插值电路领域，尤其是一种相位插值电路。

背景技术

在高速接口芯片中，当数据输入后，需要一个处于数据中心位置的时钟对其进行采样，从而进行后续的数据处理。而随着工作条件的不同，数据中心位置也在变化，这就要求采样时钟的相位可以有对应的调节范围，或者说时钟需要实现精细的相位调节，从而为系统获得更多的时序余量(timing margin)。

相位插值(PI, Phase Interpolation)是实现精细相位调节的常用技术，应用于并行接口如DDR时,它往往与DLL配合，对DLL生成的相临相位时钟进行相位插值，得到更为精细的多相位时钟输出。应用于串行接口时，它可以作为时钟数据恢复模块(CDR)的一部分，对PLL生成的相临相位时钟进行相位插值，得到更为精细的多相位时钟输出。DLL/PLL往往完成相位的粗调，比如输出0°、45°、90°、135°、180°、225°、270°、315°相位时钟，而PI则完成相位细调，比如PI根据输入的225°与270°时钟生成额外的位于225°与270°之间的5相位时钟，从而提高相位的调节精度。最后，当数据需要进行相位调节时，也可以采用相位插值的原理实现。

目前常用的相位插值电路如图1所示，IN1和IN2是输入的两相位时钟，PI_CELL是基本插值电路，图中一共有2N个完全相同的基本插值电路，N为相位插值的长度，其决定了输出的相位数量。S1~SN以及G1~GN均为开关，控制IN1与IN2的权重，从而决定输出OUT的相位是靠近IN1还是IN2，电容C0/C1/C2用来调节输入信号的摆率，使IN1/IN2为交叠时钟的关系，这样才能平滑地输出。

线性度是相位插值的重要指标，其决定了最小调节精度，由于MOS管行为的非线性，图1所示相位插值电路的输出相位并不能呈现出均匀分布，如图2所示，D1、D2、D3、D4并不能完全相等。为了提高调节精度，目前常用的做法是增加相位插值的长度N来补偿线性度的不足，但这种做法会牺牲芯片面积和功耗。

发明内容

本发明人针对上述问题及技术需求，提出了一种相位插值电路，本发明的技术方案如下：

一种相位插值电路，该相位插值电路包括：

M个相位插值单元组成的第一并联电路以及N个相位插值单元组成的第二并联电路，第一并联电路的输入端连接第一时钟输入端并通过第一电容接地，第一并联电路的输出端连接时钟输出端，第二并联电路的输入端连接第二时钟输入端并通过第二电容接地，第二并联电路的输出端连接时钟输出端，时钟输出端还通过第零电容接地；

通过控制第一并联电路和第二并联电路中各个相位插值单元所在支路的通断使得时钟输出端输出若干个相位不同的输出时钟信号；

每个相位插值单元的电路参数对应于各自的目标输出权重，各个相位插值单元的目标输出权重通过迭代确定且使得相位插值电路的输出延时差异度最小，输出延时差异度表示相位插值电路通过时钟输出端输出的所有相位不同的输出时钟信号之间的相位差异度。

其进一步的技术方案为，使得相位插值电路的输出延时差异度最小的各个相位插值单元的目标输出权重构成相位插值电路的一个目标权重组合，相位插值电路对应至少两种不同的目标权重组合。