[发明专利]SoC芯片时钟功能验证方法及系统

说明书

本发明涉及芯片时钟检测技术领域，特别涉及一种SoC芯片时钟功能验证方法及系统，从SoC芯片外部管脚中选取用于引出芯片内部待测时钟的测试管脚；利用时钟仿真验证平台并根据芯片内时钟网络分布级数，对内部各时钟频率进行遍历，依次选择待测时钟，并通过测试管脚输出对待测时钟频率进行验证确认。本发明将内部待测时钟频率经过一定系数的分频之后引出至外部管脚，在仿真验证平台中，根据芯片内部时钟网络分布的级数，通过对不同层级的寄存器配置操作，可完成对全芯片所有时钟的时钟频率进行遍历和自动比较，不会遗漏每一个时钟，具有实现简单、自动化验证效率高等特点，适合于时钟网络复杂、时钟频点较多的SoC芯片或大规模ASIC芯片，具有较好应用前景。

技术领域

本发明涉及芯片时钟检测技术领域，特别涉及一种SoC芯片时钟功能验证方法及系统。

背景技术

同步时序电路是当下SoC芯片设计的主流，同步电路中的数据传输由一个或多个时钟脉冲信号统一进行控制。时钟信号是各功能单元模块数据传输的基准，它对于数字电路设计的功能、性能和稳定性等方面起着决定性作用。时钟设计一直是SoC芯片设计实现的重要环节，随着芯片制造工艺与设计技术的飞速发展，SoC芯片设计所实现的功能越来越复杂、性能越来越高；对应SoC芯片内部各功能模块、IP核的时钟网络分布也更加复杂，全芯片对应的时钟个数更多，时钟频点跨度更大，既有高性能关键模块所需要的高频时钟，又有低速外设的低频时钟。现有侧重于对SoC芯片中时钟树的生成，以及时钟树的时序优化，针对时钟树的工程设计方法基本成熟，但较少的技术方案涉及时钟功能的验证。

EDA仿真验证和FPGA原型验证是SoC芯片两种常用的功能验证方案。在EDA仿真验证中，针对时钟功能的验证策略，通常采用注入直接激励以及查看仿真波形的方法来确认时钟设计功能，该方法比较适合于时钟分布不太复杂的中小规模集成电路，针对时钟个数多、时钟频点复杂的大规模SoC芯片来说，该直接激励验证方法由于需要人工观测波形对时钟功能的验证成本较高、验证效率较低，也可能由于人工观测不细致导致某些组合情况下对部分时钟的验证存在遗漏，以致时钟功能验证不完备、存在验证风险。在FPGA原型验证方法中，由于FPGA内部的时钟产生通常依赖MMCM产生，其时钟产生机制与ASIC数字电路产生时钟的机制不一样，因此，FPGA原型验证方法通常适合于对SoC芯片数据通路的功能验证，不适合于时钟功能的验证。

发明内容

为此，本发明提供一种SoC芯片时钟功能验证方法及系统，可操作性强、实现简单、功能覆盖全面，能够确保全芯片功能模块的稳定性和鲁棒性。

按照本发明所提供的设计方案，提供一种SoC芯片时钟功能验证方法，包含：

从SoC芯片外部管脚中选取用于引出芯片内部待测时钟的测试管脚；

利用时钟仿真验证平台并根据芯片内时钟网络分布级数，对内部各时钟频率进行遍历，依次选择待测时钟，并通过测试管脚输出对待测时钟频率进行验证确认。

作为本发明SoC芯片时钟功能验证方法，进一步地，芯片内部待测时钟经过预设系数分频通过测试管脚引出。

作为本发明SoC芯片时钟功能验证方法，进一步地，分频系数采用2ⁿ。

作为本发明SoC芯片时钟功能验证方法，进一步地，利用时钟仿真验证平台，根据芯片内部时钟网络分布的级数，通过设置不同层级寄存器配置对芯片内部的各时钟频率进行遍历，依次选择待测时钟。

作为本发明SoC芯片时钟功能验证方法，进一步地，时钟网络分布中对每一级的时钟选择与之对应的寄存器，通过对寄存器配置不同的值对应选择相应级时钟网络时钟，被选择的时钟作为时钟网络相应级的测试时钟。

作为本发明SoC芯片时钟功能验证方法，进一步地，利用验证平台中监测待测时钟两个相邻上升沿，获取该待测时钟的时钟周期，将时钟周期乘以预设分频系数得到预期时钟输出管脚的时钟周期，将该预期时钟输出管脚的时钟周期与实际时钟输出管脚进行对比，验证待测时钟频率是否正确。