[发明专利]一种通用的高速串行差分信号分路电路及方法

权利要求书

1.一种通用的高速串行差分信号分路电路，包含RX端和多个TX端，其特征在于，RX端的CDR电路中包含有用于完成时钟的相位移动的第一PI模块；至少一个TX端设置有与所述第一PI模块相同的第二PI模块；

RX端输入高速串行差分信号，CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟有频差的第一采样时钟且输出相位调整信息；

所述相位调整信息直接反馈给所述第二PI模块，使得由锁相环输出时钟经过第二PI模块而产生的第二时钟跟随所述第一采样时钟变化，所述第二时钟经过分频器分频后得到读时钟并传递给缓冲器；

所述高速串行差分信号经过串转并模块得到写数据，所述第一采样时钟经过分频后得到写时钟，将所述写数据和所述写时钟传递给所述缓冲器；

所述缓冲器输出读数据并经过并转串模块后得到串行数据发送出去；

其中，所述第一采样时钟的分频倍数与所述分频器的倍数相同；

所述读时钟与所述写时钟的频率一致；

所述串转并模块与TX端的所述缓冲器直接相连。

2.如权利要求1所述的高速串行差分信号分路电路，其特征在于，每个TX端均设有与所述第一PI模块相同的所述第二PI模块。

3.如权利要求1所述的高速串行差分信号分路电路，其特征在于，每个TX端对应一个所述缓冲器。

4.如权利要求1所述的高速串行差分信号分路电路，其特征在于，所述CDR电路还包含：

数据采样电路和数据边沿采样电路，通过不同相位的时钟完成数据和边沿的采样，分别得到采样数据和边沿数据；

CDR控制状态机，通过对采样数据与边沿数据的运算，输出PI控制值来调节所述第一PI模块。

5.一种采用如权利要求1-4任意一项所述的高速串行差分信号分路电路的高速串行信号收发方法，其特征在于，该方法包含：

RX端输入高速串行差分信号，CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟有频差的第一采样时钟且输出相位调整信息；其中，CDR电路包含有用于完成时钟的相位移动的第一PI模块；

相位调整信息直接反馈给TX端中且与第一PI模块相同的第二PI模块，使得由锁相环输出时钟经过第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；

所述高速串行差分信号经过串转并模块得到写数据，所述第一采样时钟经过分频后得到写时钟，将所述写数据和所述写时钟传递给所述缓冲器；

缓冲器输出读数据并经过并转串模块后得到串行数据发送出去；

其中，所述第一采样时钟的分频倍数与所述分频器的倍数相同；所述读时钟与所述写时钟的频率一致；所述串转并模块与TX端的所述缓冲器直接相连。