[发明专利]补偿性蚀刻方法及结构、半导体器件及其制备方法

说明书

本发明提供一种补偿性蚀刻方法及结构、半导体器件及其制备方法，所述方法至少包括：提供衬底；于所述衬底上形成绝缘介质层，所述绝缘介质层具有若干个不同曝露面积图形；基于目标蚀刻深度并利用所述绝缘介质层的小曝露面积图形，补偿性蚀刻所述衬底；以所述绝缘介质层为掩膜，蚀刻所述衬底，直至于所述衬底上形成若干个不同曝露面积图形，且所述衬底的不同曝露面积图形的蚀刻深度同时达到所述目标蚀刻深度。本发明通过预先补偿性蚀刻衬底的小曝露面积图形来消除与蚀刻深宽比相关的负载效应，从而调控不同曝露面积图形的蚀刻深度达到一致，大大提高了集成电路制作的成功率，并能有效提高制备得到的半导体器件电气性能和可靠性。

技术领域

本发明涉及半导体技术领域，特别是涉及一种补偿性蚀刻方法及结构、半导体器件及其制备方法。

背景技术

在半导体工艺中，蚀刻深度的精确控制是制造集成电路的关键之一。而蚀刻负载效应严重影响蚀刻深度的片内均匀性。负载效应(Loading Effect)，是局部蚀刻气体的消耗大于供给而引起的蚀刻率下降或分布不均的效应。负载效应可以分为三种：宏观负载效应(Macro Loading)、微观负载效应(Micro Loading)以及与蚀刻深宽比相关的负载效应(Aspect Ratio Dependent Etch，ARDE)。在反应离子蚀刻里，反应离子较难进入小曝露面积的图形，造成蚀刻率与图形暴露面积的大小有关，即为与蚀刻深宽比相关的负载效应。该负载效应主要表现为在同一衬底上不同曝露面积图形的蚀刻深度不同，大曝露面积图形蚀刻深，小曝露面积图形蚀刻浅。

作为一个示例，如图1所示，图形化后的光刻胶30的图形具有一个大曝露面积图形和三个相同的小曝露面积图形，将图形化后的光刻胶30的图形经过绝缘介质材料20，最终转移到衬底10上，使得衬底10具有一个大曝露面积图形50和三个相同的小曝露面积图形51，如图2所示为衬底10经过最终蚀刻后所呈现的不同曝露面积图形的蚀刻深度差异，衬底10的大曝露面积图形50与三个小曝露面积图形51之间均具有蚀刻深度差Δd。

作为另一个示例，如图3所示，图形化后的光刻胶30的图形具有一个大曝露面积图形和三个完全不同的小曝露面积图形，将图形化后的光刻胶30的图形经过绝缘介质材料20，最终转移到衬底10上，使得衬底10具有一个大曝露面积图形50和三个完全不同的小曝露面积图形51，如图4所示为衬底10经过最终蚀刻后所呈现的不同曝露面积图形的蚀刻深度差异，衬底10的大曝露面积图形50与第1小曝露面积图形511之间具有蚀刻深度差Δd1，衬底10的大曝露面积图形50与第2小曝露面积图形512之间具有蚀刻深度差Δd2，衬底10的大曝露面积图形50与第3小曝露面积图形513之间具有蚀刻深度差Δd3，其中，第1小曝露面积图形511的曝露面积小于第2小曝露面积图形512的曝露面积，第2小曝露面积图形512的曝露面积小于第3小曝露面积图形513的曝露面积，因此，衬底10的大曝露面积图形50与不同的小曝露面积图形51之间具有不同的蚀刻深度差，且Δd1＞Δd2＞Δd3。

不难发现，上述两个示例中，都存在与蚀刻深宽比相关的负载效应，导致最终蚀刻后衬底的不同曝露面积图形之间具有蚀刻深度差异，因此在同一衬底上的不同曝露面积图形的蚀刻深度均匀性较差，以致无法精准地控制关键尺寸及蚀刻深度，极易造成集成电路制作失败，或者导致半导体器件电气性能和可靠性较差。为了提高在同一衬底上的不同曝露面积图形的蚀刻深度均匀性，调控不同曝露面积图形的蚀刻深度，必须将衬底表面与蚀刻深宽比相关的负载效应的影响减至最小。现有技术中通常通过固定反应器压力和提高蚀刻气体的流量来减小与蚀刻深宽比相关的负载效应，但现有技术所采用的方法使得衬底表面的与蚀刻深宽比相关的负载效应依旧较大，对于与蚀刻深宽比相关的负载效应引起的蚀刻深度差异的调控效果有限，依旧无法精准地控制关键尺寸及蚀刻深度，无法有效提高半导体器件电气性能和可靠性。因此，如何消除与蚀刻深宽比相关的负载效应，以调控不同曝露面积图形的蚀刻深度，是亟待解决的问题。

发明内容