[发明专利]分栅式闪存及其形成方法、控制方法

说明书

本发明涉及分栅式闪存及其形成方法、控制方法，所述分栅式闪存包括分开布置有第一存储区和第二存储区的半导体衬底以及在第一存储区和第二存储区之间形成的字线结构，所述字线结构包括沿半导体衬底表面依次叠加的字线氧化层、读栅、介质氧化层和擦除栅，其中读栅和擦除栅均可以作为所述分栅式闪存的字线以执行读操作和擦除操作，在执行擦除操作时，施加在擦除栅上的电压对下方半导体衬底的影响较低，有利于降低半导体衬底内沟道区的漏电流，从而字线氧化层的厚度可以相应地减小，有利于减小漏电流，抑制短沟道效应，并且擦除栅仅涉及字线的一部分，从而相对于传统的分栅式闪存，擦除栅和浮栅之间的耦合系数减小，可以提高擦除效率。

技术领域

本发明涉及半导体技术领域，尤其涉及分栅式闪存及其形成方法、控制方法。

背景技术

存储器用于存储大量数字信息，多年来，工艺技术的进步及市场需求催生了越来越多的各种类型存储器。其中，闪速存储器(flash memory，以下简称闪存)的发展尤为迅速，闪存在不加电的情况下能长期保持存储的信息，并具有集成度高、存取较快、易于擦除和重写等优点，因而得到了广泛的应用。

闪存的基本结构通常可类比于一个MOS晶体管，包括源极、漏极和栅极(controlgate，CG，即控制栅)，它的构造和一般的MOS晶体管不同的是，闪存在控制栅与导电沟道之间还包括一个与各电极相互隔离的浮栅(floating gate，FG)。由于浮栅的存在，闪存可受控制执行三种基本操作：编程、读和擦除。

通常，依据闪存的栅极结构不同，可以将闪存分为堆叠栅式闪存和分栅式闪存。其中，分栅式闪存具有编程电压低、编程效率高并且可以有效避免过擦除的优点被广泛应用。

图1是现有的一种分栅式闪存的结构示意图。如图1所示，该分栅式闪存100包括半导体衬底101，在半导体衬底101上间隔排列有源极线102和漏极线103以作为位线(bitline，BL)，字线104(word line，WL)形成于源极线102和漏极线103之间的半导体衬底101上方，字线104与半导体衬底101之间具有字线氧化层105，在字线104两侧形成有结构相同的第一存储位单元110和第二存储位单元120；以第一存储位单元110为例，其包括依次形成于半导体衬底101表面的浮栅氧化层106、位于浮栅氧化层106上的浮栅107、位于浮栅107上的控制栅介质层108以及位于控制栅介质层108上的控制栅109；隧穿氧化层111形成于浮栅107与字线104之间。在源极线102、漏极线103、字线104、控制栅108等电极上施加适当的电压，可以控制该分栅式闪存100执行编程、读以及擦除的操作。

继续以图1所示的分栅式闪存100为例，一方面，在擦除操作时，存储于浮栅107中的电子在电场的作用下，通过隧穿氧化层111到达字线104。浮栅107和字线104之间的重叠(overlap)区(如图1中虚线圆圈A)决定了浮栅107和字线104之间的耦合系数(couplingratio)，在满足隧穿功能的条件下，该耦合系数越小，则相同条件下在浮栅107和字线104之间形成的电场越大，擦除效果越好，即在一定范围内缩小字线104和浮栅107的重叠区面积有利于提高擦除效率。

另一方面，随着半导体元件集成度的提高，分栅式闪存的尺寸也在不断减小，短沟道效应构成漏电控制的关键。然而，为了降低字线引起的沟道电阻，目前分栅式闪存100施加在字线上的电压较大(通常大于4V)，并且字线氧化层105较厚(约)；此外，由于字线104与浮栅107之间的耦合作用，会产生字线感应势垒降低效应(WL-inducedbarrier lowering)，导致沟道漏电流增加，造成较明显的短沟道效应，阻碍了分栅式闪存的大规模量产。

可见，现有的分栅型闪存在结构和控制等方面仍需要改进。

发明内容

本发明针对现有分栅式闪存的不足，提出了一种分栅式闪存及其形成方法、控制方法，主要有三个目的，其一，减小字线氧化层的厚度并降低沟道电阻；其二，抑制短沟道效应；其三，减小字线和浮栅之间的耦合系数以提高擦除效率。