[发明专利]低压总线信号锁存器

说明书

技术领域

本发明涉及电子电路领域，具体涉及低压总线信号锁存器。

背景技术

总线信号锁存器是通过反相器对来自输出信号的输入端口的正反馈，其形成了双稳态电路(锁存的)。总线信号锁存器被用于防止如下情形：当其连接至三态网络时，互补金属氧化物半导体CMOS门输入得到浮动值。另外，门中的两个晶体管应当被打开，由此电源和地将被短路，这将毁坏CMOS门。总线信号锁存器通过将输入上拉至网络上最后一个有效的逻辑水平(0或1)来防止这种情形。这种电路通常与三态网络并行地布置在一起。

由常规阈值器件构成的总线信号锁存器可以工作在TTL(Transistor-Transistor Logic)和CMOS(Complementary Metal Oxide Semicondutor)逻辑电平下，但是随着技术和工艺的发展以及设备低功耗等要求，供电电压越来越低，LVTTL(Low Voltage TTL)和LVCMOS(Low Voltage CMOS)分别在TTL和CMOS的基础上发展起来。LVTTL和LVMOS常用的供电电压有3.3V、2.5V、1.8V，一些处理器等高速芯片还会用到更低的逻辑电平。

当常规阈值器件构成的总线信号锁存器运用于LVTTL和LVCMOS甚至电压更低的逻辑电平时，会出现功能失效的情况。通常反相器的最低工作电压必须高于N管的阈值电压与P管阈值电压之和，否则将会出现电源到地的漏电，电路不能正常工作。常规器件的阈值电压在0.7V左右，限制了电源电压的范围。在总线信号由低跳高时，上拉通路无足够反馈电流流过，对信号无锁存功能。如果这时总线信号消失，端口信号为不定态，不能保持在上一有效的逻辑电平状态。

因此，需要提供一种能够在低压电源条件下工作的总线信号锁存器，以解决上面提到的问题。

发明内容

针对现有技术的不足，本发明提出一种低压总线信号锁存器，在本发明中，使用了导通阈值更低的肖特基二极管，使其在更低的逻辑电平条件下仍然具有总线数据锁存功能，并且具有更好的抗高频噪声特性。

本发明采用如下技术方案：低压总线信号锁存器电路，包括晶体管P1、晶体管N1、晶体管P2、晶体管N2和二极管D1；

所述晶体管P1的栅极与N1的栅极连接，并作为锁存器电路的数据输入端，P1的漏极与N1的漏极连接，并作为锁存器电路的数据输出端；P1的源极与电源连接，N1的源极接地；

所述晶体管P2的栅极、N2的栅极与数据输出端连接，P2的源极与电源连接，N2的源极接地，P2的漏极通过二极管D1与N2的漏极、数据输入端连接。

所述晶体管P1、P2为PMOS晶体管，所述晶体管N1、N2为NMOS型晶体管。

所述二极管为肖特基二极管。

所述二极管的阳极与P2的漏极连接，阴极与数据输入端连接。

所述晶体管P1与N1构成第一反相器，所述晶体管P2与N2构成第二反相器。

所述晶体管P1、晶体管N1、晶体管P2、晶体管N2为低阈值器件，低阈值器件的阈值电压为0.2V～0.4V。

低压总线信号锁存器电路的锁存方法，包括以下步骤：

信号从数据输入端输入，先由第一反相器将其反转180度，然后再经过第二反相器继续反转180度；其中高电平经P2管和肖特基二极管反馈回数据输入端，低电平经N2管反馈回数据输入端；

信号反转360度之后反馈给数据输入端，使两个反相器的反馈结果构成一个信号锁存器。

信号由高变低时，晶体管N2开启下拉锁定；

信号由低变高时，P2、D1开启起上拉锁定。

低压总线信号锁存器电路的锁存方法，用于低电压条件，即电压范围为1.2V～1.8V。

当从数据输入端输入的信号不发生变化时，数据输出端持续保存最后输入状态。

本发明的有益效果及优点：

1.本发明采用两个低阈值反相器结合，实现低电源电压条件下，反相器能正常工作。

2.本发明采用串联肖特基势垒二极管，实现低电源电压条件下，具有总线数据锁存功能。

附图说明

图1为本发明低压总线信号锁存器电路。

图2为本发明与现有技术反馈电流能力的对比图。

具体实施方式

下面结合附图对本发明做详细说明。