[发明专利]用于高效地处理存储器排序缓冲器的分配的方法和装置

说明书

本申请公开了用于高效地处理存储器排序缓冲器的分配的方法和装置。一种装置，包括：第一电路，用于确定多个缕程中的最旧的未分派指令的真实程序顺序(RPO)；第二电路，用于基于delta值和最旧的未分派指令的RPO来确定RPO限制；排序缓冲器，用于存储等待被引退的指令的条目；以及第三电路，用于响应于确定来自多个缕程中的一个缕程的可排序指令的RPO小于或等于RPO限制而执行该可排序指令以使得该可排序指令的条目被插入到排序缓冲器中。

技术领域

本发明的实施例涉及计算的领域；更具体地，涉及高效地利用排序缓冲器来改善多缕程(multi-strand)乱序循环处理器的性能。

背景

多缕程乱序循环处理器是一种加速器，其能够并行地处理多个缕程或微线程使得：(1)缕程或微线程的指令可以相对于不同缕程或微线程的指令被乱序地取出、发布和执行，以及(2)除了存储器和可中断指令之外的所有指令可以被乱序地引退(提交)。缕程或微线程是由二进制转换器布置的指令序列(例如，在程序编译时对于被标识的热循环)，其中属于相同缕程或微线程的指令会被硬件有序地执行。

在多缕程乱序循环处理器中，可排序指令(例如，访问存储器的指令或可中断指令)可以被乱序地执行。然而，可排序指令被按照程序顺序引退(提交)以确保可排序指令的副作用(例如，存储器状态变化、中断和错误)按照程序顺序出现，如在原始指令流中所编码的。采用多缕程乱序循环处理器的架构可以利用诸如排序缓冲器的专用资源来确保可排序指令被按照程序顺序引退。排序缓冲器存储可排序指令的条目以保留可排序指令的结果，直到可排序指令准备好被引退。当可排序指令被(例如，可能乱序地)执行时，可排序指令的条目被插入到排序缓冲器中。然而，条目按照程序顺序被处理离开排序缓冲器以用于引退。在引退级处公开可排序指令的副作用。

当排序缓冲器具有足够的空间时，被并行地处理的若干缕程可以将条目插入到排序缓冲器中，并且因此并发地取得进展。这对于总体性能是有益的，因为这允许并行执行。然而，当排序缓冲器被过度订阅时，对具有准备好执行的可排序指令的缕程不利。这些缕程的进展在一时间段会变成串行的，而不是并发的(例如，一次仅能执行一个可排序指令，直到排序缓冲器中的空间变为可用的)。当排序缓冲器被年轻的可排序指令过度订阅时，问题被恶化，因为这阻止将较旧的可排序指令(这些指令需要在较年轻的可排序指令之前被引退)的条目插入到排序缓冲器中，这导致一段时间的多缕程乱序循环处理器的饥饿。

附图简述

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：

图1是示出根据一些实施例的采用高度并行的基于缕程的架构的处理器的示图；

图2是示出根据一些实施例的采用高度并行的基于缕程的架构的系统的示图；

图3A是示出根据一些实施例的原始指令流的示图；

图3B是示出根据一些实施例的被组织成多个缕程的指令流的示图；

图4是示出根据一些实施例的在特定执行点期间的缕程的状态的示图；

图5是示出根据一些实施例的最旧RPO计算电路的示例性输入和输出的示图；

图6是示出根据一些实施例的RPO限制计算电路的示例性输入和输出的示图；

图7是示出根据一些实施例的如何利用RPO限制来阻止将较年轻指令的条目插入到排序缓冲器中的示图；

图8是根据一些实施例的用于在实现高度并行的基于缕程的架构的系统中将较旧指令排序优于较年轻指令的过程的流程图；

图9A-9B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图9A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；