[发明专利]测量电容失配特性的电路结构及测量方法

说明书

本发明公开了一种测量电容失配特性的电路结构及测量方法，包含第一电容阵列及第二电容阵列、第一及第二数模转换器、比较器以及逐次逼近寄存器逻辑，还有若干开关。本发明针对小尺寸电容，第一电容阵列通过开关的开关机制产生包含电容失配信息的电压，通过逐次逼近寄存器逻辑、数模转换器、比较器以及失调补偿电容组成逐次逼近寄存器模数转换器SAR ADC，先校准比较器的输入失调电压，再将包含电容失配信息的电压量化为数字信号，从逐次逼近寄存器逻辑的输出端口输出，避免了探针直接测量电容值。

技术领域

本发明涉及半导体制造领域，特别是指一种测量电容失配特性的电路结构。

背景技术

CMOS工艺中的电容器被广泛应用在开关电容电路中。为了最小化开关能量，单位电容的尺寸也越来越小，小尺寸单位电容的失配会变大。评估所希望的随机失配，来选择单位电容尺寸，是开关电容电路设计过程中的重要步骤。

现有的基于探针的直接测量电容随机失配方法受限于焊盘寄生电容、测量设备的解析度和精度等问题，只能测量相对较大的1pF级电容，很难测量小尺寸电容。电路设计者通过间接的方法来评估小电容的随机失配。

处理基于探针测量方法限制的方法是采样定制的电容测试结构，将随机失配的信息转换成更容易测量的信号，比如电压信号和频率信号。

发明内容

本发明所要解决的技术问题是提供一种测量电容失配特性的电路结构，测量小尺寸电容的输出特性。

为解决上述问题，本发明所述的测量电容失配特性的电路结构，包含第一电容阵列及第二电容阵列、第一及第二数模转换器、比较器以及逐次逼近寄存器逻辑，还有若干开关所述第一电容阵列与第二电容阵列均为多个电容并联，第一电容阵列与第二电容阵列包含的电容数量相同，且为偶数；第二电容阵列的下极板并联接地，上极板并联之后接比较器的反向输入端；第一电容阵列的上极板并联接比较器的正向输入端，第一电容阵列的电容，除最后一个电容之外，其余每个电容的下极板均对应接有一个单刀双掷开关，所有单刀双掷开关的一个端口并联接地，另一端口并联接一参考电压；第一电容阵列最后一个电容接一单刀三掷开关，单刀三掷开关的前两个端口与单刀双掷开关的接法相同，第三个端口与第二数模转换器相连；

所述比较器的正向输入端与反向输入端之间还接有两开关，两开关的一端并联接一共模电压，两开关的另一端分别与正向输入端与反向输入端连接；

第一数模转换器具有四个端口：第一端口通过一失调补偿电容Cos接比较器的反向输入端，第二端口接参考电压，第三端口接地，第四端口接逐次逼近寄存器逻辑；

第二数模转换器具有四个端口：第一端口接所述单刀三掷开关的第三端口，第二端口接参考电压，第三端口接地，第四端口接逐次逼近寄存器逻辑；

所述比较器的输出接逐次逼近寄存器逻辑，逐次逼近寄存器逻辑输出端口输出数字信号。

进一步地，所述第一数模转换器及第二数模转换器均为M位电阻型DAC。

进一步地，所述第一数模转换器及第二数模转换器、比较器、逐次逼近寄存器逻辑以及失调补偿电容Cos组成逐次逼近寄存器模数转换器SAR ADC(SAR:SuccessiveApproximation Register)。

进一步地，所述的SAR ADC将电容失配信息量化为数字信号，从逐次逼近寄存器逻辑输出端口输出。

本发明所述的测量电容失配特性的电路结构的测量方法，包含：首先，将第一及第二开关闭合，第一电容阵列的上极板接共模电压VCM，下极板都接地，第二电容阵列的上极板接共模电压VCM，下极板都接地，第一数模转换器输入控制为100000，电容阵列预充电；

再将第一及第二开关打开，逐次逼近寄存器逻辑、第一数模转换器、失调补偿电容和比较器组成的逐次逼近模数转换器，测量比较器的输入失调电压，并将其量化保存为offset_reg；