[发明专利]一种垂直结构浮栅闪存及其制造方法

说明书

本发明涉及存储器制造技术领域，尤其涉及一种垂直结构浮栅闪存及其制造方法，本发明的垂直结构浮栅闪存的制造方法从工艺整合的角度考量，优化工艺顺序，通过将水平结构的浮栅闪存制造为垂直结构的浮栅闪存，有效提高了浮栅闪存的存储密度，且不会导致短沟道效应和漏源击穿电压变低。

技术领域

本发明涉及存储器制造技术领域，尤其涉及一种垂直结构浮栅闪存及其制造方法。

背景技术

目前的浮栅型闪存基本都是水平沟道，也即横向沟道器件，在衬底上成水平分布的源极区和漏极区，在源极区和漏极区之间形成水平沟道，在水平沟道上方再形成浮栅和控制栅。

由于源极和漏极之间的沟道水平分布，这种结构的浮栅型闪存需要额外的区域给源极和漏极，从而影响了器件的存储密度。若要提高这种浮栅型闪存的存储密度，一般需要降低沟道长度以及源极和漏极的宽度，但是降低沟道长度会带来短沟道效应的问题，降低源极和漏极的宽度会带来漏源击穿电压变低的问题。

发明内容

鉴于上述技术问题，本发明提供一种垂直结构浮栅闪存及其制造方法，可以有效提高浮栅闪存的存储密度，且不会造成短沟道效应和漏源击穿电压变低。

本发明解决上述技术问题的主要技术方案为：

一种垂直结构浮栅闪存，包括半导体衬底和设置于所述半导体衬底上的外延层，其特征在于，所述外延层中设置有多个垂直沟道闪存结构，每个所述垂直沟道闪存结构包括：

沟槽；

多对源极区和漏极区，以垂直分布的方式设置于所述沟槽侧壁的所述外延层中，每对所述源极区和漏极区之间形成所述垂直沟道；

隧穿氧化层，设置于所述沟槽内侧壁；

多个浮栅，设置于所述遂穿氧化层侧面，所述遂穿氧化层将所述浮栅和所述垂直沟道分隔开；

隔离氧化层，设置于所述沟槽底部以及每两个所述浮栅之间；

控制栅，填充在所述沟槽中且位于所述浮栅侧面；以及

隔离层，设置于所述控制栅与所述浮栅之间。

优选的，上述的垂直结构浮栅闪存，其中，所述半导体衬底为P型硅衬底，所述外延层为P型外延层，所述源极区为N型离子掺杂源极区，且所述漏极区为N型离子掺杂漏极区；或者

所述半导体衬底为N型硅衬底，所述外延层为N型外延层，所述源极区为P型离子掺杂源极区，且所述漏极区为P型离子掺杂漏极区。

本发明还提供一种垂直结构浮栅闪存的制造方法，其特征在于，包括：

步骤S1，提供一半导体衬底，在所述半导体衬底的表面上形成ONO堆叠层，所述ONO堆叠层包括底层氧化硅层、多层交替的中间氮化硅层和中间氧化硅层以及顶层氧化硅层；

步骤S2，蚀刻所述ONO堆叠层，以在所述ONO堆叠层中形成多个将所述半导体衬底暴露的第一沟槽；

步骤S3，在所述多个第一沟槽中生长外延层，所述外延层与剩余的所述ONO堆叠层齐平；

步骤S4，在所述外延层的上表面及部分剩余的所述ONO堆叠层的上表面形成氮化硅硬掩膜后，蚀刻剩余的所述ONO堆叠层，以在剩余的所述ONO堆叠层中形成多个将剩余的所述底层氧化硅层暴露的第二沟槽；

步骤S5，去除位于所述第二沟槽侧面剩余的所述中间氧化硅层后，于所述第二沟槽侧面暴露的外延层表面向内扩散形成第一离子掺杂区；

步骤S6，去除所述第二沟槽侧面剩余的所述中间氮化硅层后，于所述第二沟槽侧壁沉积隧穿氧化层，并于所述第二沟槽中沉积形成多个浮栅，每两个浮栅之间沉积隔离氧化层进行隔离；