[发明专利]接口电路中的输出电路

说明书

【技术领域】

本发明涉及接口设计技术领域，特别涉及一种接口电路中的输出电路。

【背景技术】

DDR(Double Data Rate，双倍数据速率)技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此，DDR接口广泛用于芯片之间的互连，如ASIC(Application Specific Integrated Circuit，专用集成电路)和SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)之间的接口。

随着工作速度的提高，现有的很多DDR接口(例如，DDR2/DDR3/LPDDR2/LPDDR3接口等)不但对输出驱动电阻的大小有要求，而且对输出驱动电阻的线性度也有比较严格的要求，其要求输出电压在从0至电源电压的变化过程始终保持在一定范围内(比如，+/-10％)。

但由于CMOS(Complementary Metal Oxide Semiconductor)管本身的局限，通常需要CMOS管串联电阻做成小单元来改善电阻的线性度，然后通过进一步调整小单元的数量来达到所要求的电阻的大小，例如，由CMOS管串联电阻作成小电阻单元，小单元根据工艺、温度及电压的变化调整出一个240欧姆的大电阻单元，大电阻单元根据实际工作需要配置成34.4，40，48欧姆等不同的输出驱动电阻。如此设置将导致小单元数量众多，从而造成CMOS管及电阻所占芯片面积过大，不利于芯片小型化。

此外，根据设计要求，接口电路的输出电路的输出信号的上升沿和下降沿的速度越快，越有利于减小码间干扰，提高工作速度。因此，有必要在不付出特别多代价的情况下，提高输出信号的上升沿和下降沿的速度。

因此，有必要提供一种改进的技术方案来解决上述问题。

【发明内容】

本发明的目的在于提供一种接口电路中的输出电路，利用输出电路中的冗余电路来形成预加重电路，提高波形上升下降沿速度。

为了解决上述问题，本发明提供一种接口电路中的输出电路，其包括：一个或多个连接于电源端和驱动输出端之间的输出驱动电路，每个输出驱动电路包括连接于电源端和驱动输出端之间的多个输出驱动模块，每个输出驱动模块包括一个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端；与所述输出驱动电路对应的一个或多个输出控制逻辑电路，每个输出控制逻辑电路包括与各个输出驱动模块对应的多个输出控制逻辑模块，每个输出控制逻辑模块包括输入单元、脉冲产生单元和选择单元，外部输入的输入控制信号经过输入单元被连接至所述选择单元的第一输入端，外部输入的输入控制信号经过脉冲产生单元被连接至所述选择单元的第二输入端，所述脉冲产生单元在所述输入控制信号翻转时产生并输出短时脉冲信号，所述选择单元的输出端连接至对应输出驱动模块的输出驱动开关的控制端，多个外部输入的使能控制信号中的对应一个被连接至所述选择单元的控制端，在对应的外部输入的使能控制信号为有效时，所述选择单元选择其第一输入端的信号输出，此时所述选择单元对应的输出驱动模块的输出驱动开关能够由外部输入的输入控制信号所控制，在对应的输入的使能控制信号为无效时，所述选择单元选择其第二输入端的信号输出，此时所述脉冲产生单元产生的短时脉冲信号经过所述选择单元驱动对应的输出驱动开关短时导通。

进一步的，每个输出驱动模块还包括一个电阻，该输出驱动模块的输出驱动开关与该电阻串联在电源端和驱动输出端之间；或者，每个输出驱动电路包括一个电阻，各个输出驱动模块的输出驱动开关并联在一起，所述电阻和各个并联的输出驱动开关串联在电源端和驱动输出端之间。

进一步的，所述输出驱动开关为PMOS晶体管，PMOS晶体管的源极为所述输出驱动开关的第一连接端，PMOS晶体管的漏极为所述输出驱动开关的第二连接端，PMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为输入电源端；或者所述输出驱动开关为NMOS晶体管，NMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为接地端。

与现有技术相比，本发明利用输出驱动电路中不使用的输出驱动开关的路径来形成预加重电路，提高波形上升下降沿速度，利于减小码间干扰，提高工作速度。

【附图说明】