[发明专利]一种漏区嵌入反型层的半浮栅器件及制造方法

说明书

本发明提出一种漏区嵌入反型层的半浮栅器件及其制造方法，该器件包括：半导体衬底，位于半导体衬底有源区的平面沟道区和分别位于其两边的源区和漏区，漏区表面含浮栅开口的第一绝缘层，覆盖浮栅开口及第一绝缘层的浮栅，浮栅开口下方的漏区内有扩散区，第二绝缘层覆盖整个浮栅，部分源区和漏区表面以及整个平面沟道区，控制栅位于第二绝缘层上方，还有金属连线实现器件栅极、源极、漏极和衬底的引出，其特征在于，在漏区内位于控制栅下方嵌入隧穿晶体管沟道区与重掺杂漏区之间的漏区嵌入反型层。本发明通过增加嵌入反型层来优化嵌入隧穿晶格管沟道与漏区之间掺杂浓度梯度分布，提高带间隧穿的发生率，提高半浮栅器件的读写速度，减少器件漏电。

技术领域

本发明属于半导体存储器技术领域。本发明涉及一种采用漏区嵌入反型层作的半浮栅器件(Semi-Floating Gate transistor)及制造方法。

背景技术

存储器为电子产品的基础核心芯片之一，广泛应用于各类电子产品，包括手机、移动手持产品等，其中非挥发性存储器(Nonvolatile memory,NVM)具有可以在断电情况的长期存储数据的特点。现有技术中非挥发性存储器的主流结构是浮栅晶体管。

为了进一步提高浮栅半导体存储器的性能，提出了半浮栅晶体管(Semi-FloatingGate Transistor,SFGT)的概念，在器件漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入隧穿场效应晶体管(Tunneling Field Effect Transistor,TFET)对浮栅进行充放电。半浮栅晶体管利用隧穿晶体管的带间隧穿机制(Band-to-Band Tunneling)降低了器件的工作电压，提高了器件的存储速度。

作为传统静态存储器的SRAM，需用6个MOSFET晶体管才能构成一个存储单元，所以集成度较低，占用面积大。半浮栅晶体管可以由单个晶体管构成一个存储单元，存储速度接近由6个晶体管构成的SRAM存储单元。半浮栅存储器能够取代部分的静态随机存储器(SRAM)。由半浮栅晶体管(SFGT)构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。

作为传统动态随机存储器(DRAM)，其基本单元由1T1C构成，也就是一个晶体管加一个电容的结构。由于该电容需要保持一定电荷量来有效地存储数据信息，因此无法像MOSFET那样持续缩小尺寸。现有技术上，通常采用挖“深槽”等手段来制造特殊结构的电容以尽量缩小其占用面积。但随着存储密度的提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术，而半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。因此半浮栅晶体管还可以应用于动态随机存储器(DRAM)领域。

现有技术的半浮栅器件的剖面示意图如图1所示，其包括：在半导体衬底100，其材料可以是可以为单晶硅、多晶硅或者绝缘体上的硅；在衬底内形成有源区和场氧区101；在有源区内形成具有半导体衬底相反掺杂类型的源区102和漏区103；在半导体衬底100内、介于源区102和漏区103之间形成有器件的平面沟道区116，平面沟道区116是该半导体存储器在进行工作时形成的反型层；在源区102和漏区103内还分别形成与源、漏区相同掺杂的高浓度的掺杂区111和掺杂区112。

在源区102、沟道区116和漏区103之上形成有第一层绝缘层104；在漏区103范围内的第一层绝缘层104上开口，形成浮栅开口区域105；上面再覆盖有作为电荷存储节点的浮栅107，浮栅107具有与漏区103相反的掺杂类型；浮栅107中掺杂杂质会通过浮栅开口区域105扩散至漏区103中形成扩散区106，从而通过浮栅开口区域105在浮栅107与漏区103之间形成一个PN结二极管。