[发明专利]混合研磨剂型抛光组合物

说明书

背景技术

在集成电路与其它电子装置的制造中，导体、半导体、及介电材料的多个层沉积至基材表面上或自基材表面上移除。随着材料的层依序地沉积至基材上以及自基材上移除，基材的最上面的表面可变成非平面的且需要平坦化。平坦化表面、或“抛光”表面，是其中材料自基材的表面移除以形成总体上均匀、平坦的表面的处理。平坦化用于移除不需要的表面形貌(topography)与表面缺陷，如粗糙的表面、聚结的材料、晶格损伤(damage)、刮痕(scratch)、及污染的层或材料。平坦化也可用于通过将过量的用于填满特征(feature)的沉积材料移除而在基材上形成特征，且为后续的金属化与加工的水平面(level)提供平坦的表面。

用于平坦化或抛光基材的表面的组合物与方法在此领域中广为人知。化学机械平坦化(planarization)、或化学机械抛光(CMP)，是用于平坦化基材的常用技术。CMP是利用化学组合物，也称为CMP组合物或更简单地称为抛光组合物(也称为抛光浆料)，用于自基材上选择性移除材料。抛光组合物典型地通过使基材的表面与充满该抛光组合物的抛光垫(例如抛光布或抛光圆盘)接触而施用于基材上。基材的抛光典型地更借助于抛光组合物的化学活性和/或悬浮于抛光组合物中的研磨剂或并入抛光垫中的研磨剂(例如固定研磨剂抛光垫)的机械活性。

随着集成电路尺寸的缩小以及晶片上的集成电路数量的增加，用以形成电路的组件必须彼此位置更近以纳入典型晶片上的有限空间。电路间的有效隔离对于保障最大的半导体效能而言是重要的。因此，会在将浅沟槽蚀刻至半导体基材中，并填充绝缘材料以隔离集成电路中的活性区域。更详细而言，浅沟槽隔离(STI)是一种将氮化硅形成于硅基材上，通过蚀刻或光蚀刻形成浅沟槽，并沉积介电层以填充沟槽的操作。由于以此方式形成沟槽的深度变化，典型地必须在基材顶部沉积过量的介电材料以确保能完全填充所有的沟槽。介电材料(例如硅氧化物)会遵从其下方基材的形貌。因此，基材的表面由沟槽之间上方氧化物的区域定义，其称为图案氧化物(pattern oxide)。图案氧化物由位于沟槽外的多余氧化物介电材料的台阶高度(step height)定义。多余的介电材料典型由CMP操作移除，其额外提供平坦表面以供进一步操作。当图案氧化物被磨除且达到表面平坦性，该氧化层即称为毯覆的氧化层(blanket oxide)。

抛光组合物可由其抛光速率(即，移除速率)及其平坦化效率定义。抛光速率是指由基材表面移除材料的速率，且通常以每单位时间的单位长度(厚度)(例如，每分钟数埃)来表示。平坦化效率是关于台阶高度的减少相对于由基材移除的材料量。详细而言，抛光表面首先与表面的“高点”接触且必须移除材料以形成平坦的表面。能够以移除较少材料而达到平坦表面的操作，相较于必须移除较多材料而达到平坦化的操作，被认为是较有效率的。

硅氧化物图案的移除速率通常可为STI操作中介电抛光步骤的速率限制，因此需要高的移除速率以增加装置输出。然而，若毯覆物移除速率过快，对于在暴露的沟槽的氧化物过度抛光将导致沟槽侵蚀，并使装置缺陷增加。

仍需要能够提供有利的移除速率和期望的平坦化效率，而不会过度侵蚀沟槽中硅氧化物的用于含有硅氧化物的基材的化学机械抛光组合物及方法。本发明提供此种抛光组合物及方法。本发明的这些及其它优点、以及额外的发明特征将由本文中提供的本发明的说明而变得明晰。

发明内容

本发明提供一种化学机械抛光组合物，包含：(a)第一研磨剂颗粒，其中该第一研磨剂颗粒为铈土(ceria)颗粒，且其中该第一研磨剂颗粒的平均粒径为30纳米至1微米，并以0.005重量％至2重量％的浓度存在于该抛光组合物中；(b)第二研磨剂颗粒，其中该第二研磨剂颗粒为铈土颗粒、经表面改性的硅石(silica)颗粒、或有机颗粒，且其中该第二研磨剂颗粒的平均粒径为1纳米至60纳米，并以0.005重量％至2重量％的浓度存在于该抛光组合物中；(c)经官能化的吡啶、苯甲酸、氨基酸、或其组合；(d)pH调节剂；以及(e)水性载体；其中该抛光组合物呈现多峰粒径分布(multimodal particle size distribution)，且其中该抛光组合物的pH值为3.5至9。