[发明专利]一种可重构硬件电路的模块化自组织配置电路

说明书

技术领域

本发明属于电子技术与仿生技术领域，涉及一种硬件电路，特别涉及一种可重构硬件电路的模块化自组织配置电路。 

背景技术

在电子电路领域，可编程或者可重构硬件电路，以其使用的灵活性，得到广泛的应用。可编程硬件电路是指逻辑功能可以通过特定的配置信息而改变的电路，FPGA就是典型的可编程硬件电路（器件）。要让可重构电路实现特定的逻辑功能，需要将配置信息通过某种方式加载到电路中，常用的配置信息加载方式有基于SPI接口、基于JTAG接口等。 

随着仿生技术的发展，设计和实现能够动态模拟生物体某些机制的仿生电路，如神经网络电路、借鉴多细胞组织分裂与分化特性的胚胎型仿生硬件，成为电子技术一个新的应用方向。正如胚胎型仿生硬件要求能够方便快捷的实现配置信息的加载、读取、复制与修改，仿生电路一般要求系统能够局部动态配置。然而基于SPI接口、JTAG接口的配置方式配置通道在电路运行过程中难以改变，对配置信息自由组织并进行多通道并行操作困难，难以满足仿生电路的配置需求。 

为了满足仿生电路对配置的要求，参考基于SPI、JTAG接口的配置方式，设计面向可重构硬件电路、特别是仿生电路的模块化自组织配置电路。 

发明内容

本发明的目的是提供一种配置灵活的可重构硬件电路的模块化自组织配置电路。 

实现本发明目的采用的技术方案是：可重构硬件电路的模块化自组织配置电路，是由若干个与可重构电路模块一一对应连接的配置模块通过通信接口按照拓扑结构组成。 

所述拓扑结构优选为冯·诺依曼结构。 

所述配置电路，包含一个或者多个可以并行工作的输入通信接口。 

所述配置模块， 其输入端口和输出端口包含1位全局同步时钟输入端口、1位全局同步复位输入端口、若干个通信接口和1个配置接口，所述若干个配置模块通过通信接口相互连接组成网络；其内部包括1个输入缓冲器、1个1位模式寄存器、1个3位输入接口选择寄存器、1个4位输出接口选择寄存器、1个指令寄存器、1个数据寄存器、一个全网络唯一的物理地址和若干组合逻辑电路。 

所述各通信接口 ，包含2位模式输入，1位数据输入，2位模式输出和1位数据输出。 

所述配置接口，包括读写配置信息的数据线、读写配置信息使用的地址与控制信号线和中断申请信号。 

所述输入缓冲器，包含2位输入指令缓冲器、1位输入数据缓冲器、2位反向输入指令缓冲器和1位反向输入数据缓冲器，所述输入接口选择寄存器，为若干位宽度，所述输出接口选择寄存器，为若干位宽度，所述指令寄存器至少为2位宽度，所述数据寄存器至少为4位宽度，配置模块中所有寄存器和缓冲器的数据加载均在全局同步时钟输入端口上升边沿进行。 

所述组合逻辑电路包括5个逻辑电路模块，4个多路选择器和2组译码器。 

所述配置模块中，所有模式输入通过第一多路选择器连接到输入指令缓冲器 ，通过第二多路选择器连接到反向输入指令缓冲器；所有数据输入通过第三多路选择器连接到输入数据缓冲器，通过第四多路选择器连接到反向输入数据缓冲器；所述第一多路选择器和第三多路选择器受输入接口选择寄存器控制，第四多路选择器和第二多路选择器受输出接口选择寄存器控制；模式寄存器的输入为输入指令缓冲器；输入接口选择寄存器的输入为第二逻辑电路模块；输出接口选择寄存器和指令寄存器的输入均为输入数据缓冲器，受第三逻辑电路模块控制；数据寄存器的输入为输入数据缓冲器、输出接口选择寄存器、物理地址、中断申请信号或者读写配置信息的数据线，受第一逻辑电路模块控制；第二逻辑电路模块的输入为第三逻辑电路模块、输入接口选择寄存器和所有模式输入；第三逻辑电路模块的输入为反向输入指令缓冲器和模式寄存器；第四逻辑电路模块的输入为第三逻辑电路模块、输出接口选择寄存器和输入接口选择寄存器；第一逻辑电路模块的输入为第三逻辑电路模块和指令寄存器；第五逻辑电路模块的输入为反向输入指令缓冲器和中断申请信号；所有模式输出均通过第一译码器得到，信号来源为输入指令缓冲器、第五逻辑电路模块或者0，受第四逻辑电路模块控制；所有数据输出均通过第二译码器得到，信号来源为反向输入数据缓冲器、指令寄存器、数据寄存器或者输入数据缓冲器，受第四逻辑电路模块控制；控制信号线的信号来源为指令寄存器和第一逻辑电路模块；读写配置信息的数据线为输出时直接连接到数据寄存器。 

本发明提供的模块化自组织配置电路的特点是：