[发明专利]一种可实现亚阈值工作的列交错SRAM结构

权利要求书

1.一种可实现亚阈值工作的列交错SRAM结构，其特征在于，包括锁存型写驱动电路（1）、SRAM存储单元阵列（2）、行译码电路（3）、列译码电路（4）和灵敏放大器和读出电路（5）；所述锁存型写驱动电路（1）与SRAM存储单元阵列（2）的位线（BL）和位线非（BLB）连接，行译码电路（3）与SRAM存储单元阵列（2）连接，列译码电路（4）与锁存型写驱动电路（1）连接，灵敏放大器和读出电路（5）与SRAM存储单元阵列（2）的读位线（RBL）连接；SRAM存储单元阵列（2）由若干亚阈值SRAM基本存储单元（20）组成，SRAM存储单元阵列（2）采用列交错的排列方式。

2.根据权利要求1所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，SRAM存储单元阵列（2）的每一行由M个逻辑字组成，每个逻辑字包括N位亚阈值SRAM基本存储单元（20），其中M和N均为正整数；锁存型写驱动电路（1）包括第一反相器（40）、第二反相器（41）、传输门（42）和M个锁存器；读写使能输入线（WEN）通过第一反相器（40）连接传输门（42）的两个控制端；写入数据输入线（DIN）连接传输门（42）的输入端；每个锁存器均由四个二输入与非门构成，所述四个二输入与非门包括第一与非门（430）、第二与非门（431）、第三与非门（432）和第四与非门（433）；第一与非门（430）的输出端连接第三与非门（432）的第一输入端，第三与非门（432）的输出端和第四与非门（433）的第一输入端连接对应亚阈值SRAM基本存储单元的位线，第二与非门（431）的输出端连接第四与非门（433）的第二输入端，第四与非门（433）的输出端和第三与非门（432）的第二输入端连接对应亚阈值SRAM基本存储单元的位线非；传输门（42）的输出端直接连接每个锁存器的第一与非门（430）的第一输入端，传输门（42）的输出端通过第二反相器（41）连接每个锁存器的第二与非门（431）的第二输入端；第一与非门（430）的第二输入端和第二与非门（431）的第一输入端连接列译码电路（4）。

3.根据权利要求2所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，一个锁存器连接一个对应的亚阈值SRAM基本存储单元；一个锁存型写驱动电路（1）中的所有锁存器对应连接不同逻辑字的亚阈值SRAM基本存储单元。

4.根据权利要求2所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，使用时，首先通过写入数据输入线（DIN）把写入数据送到传输门（42）的输出端，锁存型写驱动电路（1）的M个锁存器根据列译码电路（4）的列译码结果确定M个锁存器中一个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。

5.根据权利要求2所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，所述一种可实现亚阈值工作的列交错SRAM结构包括N个锁存型写驱动电路（1）；使用时，首先通过写入数据输入线（DIN）把写入数据送到各锁存型写驱动电路（1）的传输门（42）的输出端，所有锁存型写驱动电路（1）中对应同一逻辑字的一个或多个锁存器被选中传输数据，其它锁存器未被选中保持锁定状态。

6.根据权利要求1所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，所述亚阈值SRAM基本存储单元（20）包括：双稳态存储环、第一NMOS管（52）和第二NMOS管（53）组成的开关、第三NMOS管（54）和第四NMOS管（55）组成的读缓冲器；第一NMOS管（52）的栅极接字线（WL），源端接双稳态存储环的一端（Q），漏端接位线（BL），第二NMOS管（53）的栅极接字线（WL），源端接双稳态存储环的另一端（QB），漏端接位线非（BLB）；第三NMOS管（54）的栅极接双稳态存储环的另一端（QB），源端接地，漏端接第四NMOS管（55）的源端，第四NMOS管（55）的栅极接读字线（RWL），漏端接读位线（RBL）。

7.根据权利要求6所述的一种可实现亚阈值工作的列交错SRAM结构，其特征在于，当一行中的亚阈值SRAM基本存储单元（20）被选中写入数据时，这些单元中的字线（WL）被置为逻辑高电平，将位线（BL）和位线非（BLB）与双稳态存储环的一端（Q）和另一端（QB）连接起来，而读字线（RWL）仍为逻辑低电平的无效状态，这样对亚阈值SRAM基本存储单元（20）进行写操作。