[发明专利]一种基于7管异或同或单元的全加器电路

说明书

技术领域

本发明涉及集成电路设计领域，尤其是一种基于7管异或同或单元的全加器电路。

背景技术

VLSI是超大规模集成电路(Very Large Scale Integration)的简称，指几毫米见方的硅片上集成上万至百万，体管、线宽在1微米以下的集成电路。

目前超大规模集成电路的集成度已达到600万个晶体管，线宽达到0.3微米。用超大规模集成电路制造的电子设备，体积小、重量轻、功耗低、可靠性高。利用超大规模集成电路技术可以将一个电子分系统乃至整个电子系统“集成”在一块芯片上，完成信息采集、处理、存储等多种功能。

VLSI系统中最重要的性能参数是速度及功耗。功耗-延时积（PDP）是对功耗及关键路径延时进行综合权衡得到的一个量化的结果，是一个公正的性能量度，经常用于比较多种电路设计的优化结果，评估采用不同工艺的电路工作在不同频率不同情况的性能。因此，具降低的功耗-延时积的是提高VLSI性能的关键，也是全加器电路设计的关键指标。

全加器是微处理器、存储器地址生成器、数字信号处理器等VLSI系统的一种关键的电路单元，它经常处于这些系统的关键路径中。因此全加器的性能显著影响到整个系统的性能。由下式可以得到一位全加器的功能。

                                                       

其中，H是半加器的和（即A XOR B）。全加器的框图及内部结构如图1所示。模块1用于产生XOR及XNOR功能，作为信号的中间结果。模块2用于产生全加和。模块3用于产生进位结果。采用多种静态逻辑电路，利用异或同或单元实现全加器中的模块1传统的全加器设计往往有以下几种情况：

1、一种16个晶体管组成的一位全加器，其异或同或单元如图2所示。虽然这种异或同或电路具有低功耗特性，但由于它基于传输管设计，并没有任何电平恢复机制，导致电压降的问题，因此无法提供输出端的全电压摆动。这种非完整的电平会导致大量的静态电流泄漏，大大地增加了功耗。

2、一种由六个晶体管构成的反馈异或同或电路，它可以提供所有结点的全电压摆动，如图3所示，但它仍然面临着一个电压步进问题，这将导致较长的延时和较高的电压升降时间。

3、如图4所示，第三种电路设计的方式是在图3原来的结构上串联两个上拉PMOS晶体管和两个下拉NMOS晶体管。虽然解决了上述两种电路的问题，但是，它极大地增加了晶体管的数目，这将增大结点电容，带来相当大的功耗和显著的关键路径延时。

基于上述情况可知，目前全加器电路的设计还不能满足VSLI系统的低功耗-延时积的要求，如何设计出低功耗、高运算速度特性的全加器制约着数字计算应用的实现。

发明内容

为了解决上述技术问题，本发明的目的是：提供一种基于7管异或同或单元的全加器电路，克服传统全加器电路设计不足，具有全电压摆幅、低功耗、低功耗-延时积的特性，满足超大规模集成电路的高速低功耗的要求。

本发明所采用的技术方案是：一种基于7管异或同或单元的全加器电路，该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。

进一步，所述7管异或同或单元包括有第一PMOS管、第二PMOS管、第四PMOS管、第一NMOS管、第二NMOS管和CMOS反相器，所述第一PMOS管的源极与电源正极连接，所述第一PMOS管的漏极与第二PMOS管的源极连接，所述第一PMOS管的栅极分别与第二PMOS管的栅极、第一NMOS管的漏极、第二NMOS管的栅极连接，所述第二NMOS管的栅极作为7管同或异或单元的第二输入端，所述第二PMOS管的漏极分别与第一NMOS管的源极、第二NMOS管的源极、第四PMOS管的漏极和CMOS反相器的输入端连接，所述第二PMOS管的漏极作为7管同或异或单元输出端的同或输出端口，所述第一NMOS管的栅极与第二NMOS管的漏极连接，所述第一NMOS管的栅极作为7管同或异或单元的第一输入端，所述第四PMOS管的源极与电源正极连接，所述第四PMOS管的栅极连接至CMOS反相器的输出端并作为7管同或异或单元输出端的异或输出端口。