[发明专利]一种基于7管异或同或单元的全加器电路

权利要求书

1.一种基于7管异或同或单元的全加器电路，其特征在于：该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。

2.根据权利要求1所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述7管异或同或单元包括有第一PMOS管（1）、第二PMOS管（3）、第四PMOS管（7）、第一NMOS管（2）、第二NMOS管（4）和CMOS反相器（16），所述第一PMOS管（1）的源极与电源正极连接，所述第一PMOS管（1）的漏极与第二PMOS管（3）的源极连接，所述第一PMOS管（1）的栅极分别与第二PMOS管（3）的栅极、第一NMOS管（2）的漏极、第二NMOS管（4）的栅极连接，所述第二NMOS管（4）的栅极作为7管同或异或单元的第二输入端，所述第二PMOS管（3）的漏极分别与第一NMOS管（2）的源极、第二NMOS管（4）的源极、第四PMOS管（7）的漏极和CMOS反相器（16）的输入端连接，所述第二PMOS管（3）的漏极作为7管同或异或单元输出端的同或输出端口，所述第一NMOS管（2）的栅极与第二NMOS管（4）的漏极连接，所述第一NMOS管（2）的栅极作为7管同或异或单元的第一输入端，所述第四PMOS管（7）的源极与电源正极连接，所述第四PMOS管（7）的栅极连接至CMOS反相器（16）的输出端并作为7管同或异或单元输出端的异或输出端口。

3.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述全加和模块包括有第一传输门（17）和数据选择器（18），所述第一传输门（17）的输入端连接至数据选择器（18）的控制端并作为全加和模块的进位输入端，所述7管同或异或单元输出端的同或输出端口分别与第一传输门（17）的第二控制端和数据选择器（18）的第一输入端连接，所述7管同或异或单元输出端的异或输出端口分别与第一传输门（17）的第一控制端和数据选择器（18）的第二输入端连接，所述第一传输门（17）的输出端连接至数据选择器（18）的输出端并作为全加和模块的输出端。

4.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述进位模块包括有第二传输门（19）和第三传输门（20），所述7管同或异或单元输出端的同或输出端口分别与第二传输门（19）的第一控制端和第三传输门（20）的第二控制端连接，所述7管同或异或单元输出端的异或输出端口分别与第二传输门（19）的第二控制端和第三传输门（20）的第一控制端连接，所述第二传输门（19）的输入端作为进位模块的进位输入端，所述第三传输门（20）的输入端作为进位模块的信号输入端，所述进位模块的信号输入端的输入信号与7管同或异或单元的第一输入端的输入信号相同，所述第二传输门（19）的输出端连接至第三传输门（20）的输入端并作为进位模块的输出端。

5.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述CMOS反相器（16）由第三PMOS管（5）和第三NMOS管（6）组成。

6.根据权利要求3所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述第一传输门（17）由第四NMOS管（8）和第五PMOS管（9）组成，所述第五PMOS管（9）的栅极作为第一传输门（17）的第一控制端，所述第四NMOS管（8）的栅极作为第一传输门（17）的第二控制端。

7.根据权利要求3所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述数据选择器（18）由第五NMOS管（10）和第六PMOS管（11）组成，所述第五NMOS管（10）的栅极连接至第六PMOS管（11）的栅极并作为数据选择器（18）的控制端，所述第五NMOS管（10）的源极作为数据选择器（18）的第一输入端，所述第六PMOS管（11）的源极作为数据选择器（18）的第二输入端，所述第五NMOS管（10）的漏极连接至第六PMOS管（11）的漏极并作为数据选择器（18）的输出端。

8.根据权利要求4所述的一种基于7管异或同或单元的全加器电路，其特征在于：所述第二传输门（19）由第六NMOS管（12）和第七PMOS管（13）组成，所述第七PMOS管（13）的栅极作为第二传输门（19）的第一控制端，所述第六NMOS管（12）的栅极作为第二传输门（19）的第二控制端；所述第三传输门（20）由第七NMOS管（14）和第八PMOS管（15）组成，所述第八PMOS管（15）的栅极作为第三传输门（20）的第一控制端，所述第七NMOS管（14）的栅极作为第三传输门（20）的第二控制端。