[发明专利]集成电路和在集成电路内提供静电放电保护的方法

说明书

技术领域

本发明涉及具有静电放电(ESD)保护电路系统的集成电路及在集成电路内提供ESD保护的方法。

背景技术

通常，集成电路将包含执行集成电路的处理功能所需的功能电路系统以及用于提供介于功能电路系统与集成电路的外部组件之间的接口的接口电路系统(经常称为输入/输出(I/O)电路系统)。接口电路系统经常采用I/O环的形式，该I/O环围绕功能电路系统并且整合了全部所需的I/O单元以达到集成电路的输入/输出的需要。

集成电路受到各种ESD源影响，因此有必要保护功能电路系统不受那些ESD源危害。通常，通过将ESD保护电路整合至I/O环的相关I/O单元内部来实现此目的。

由于集成电路的尺寸及复杂性增加并且整合了诸如多个电力域(power domain)的功能，这可引起设计相关I/O环时的严重挑战。具体地，由于I/O数量增加，故此引起I/O环内部的显著空间限制，导致需要对各种I/O单元越来越空间有效的设计，包括整合ESD保护电路的I/O单元。随着多个电力域带来的额外复杂性，亦有必要对所有各种电力域提供适当的ESD保护。

集成电路实施技术的发展亦对ESD保护机构提供进一步挑战。举例而言，用于集成电路的倒装芯片(flip-chip)装配技术提供凸块连接点阵列，这允许在芯片内部的各处建立外部连接，而不受限于I/O环。尽管此倒装芯片装配可提供改良的灵活性，例如在通过允许与适当的凸块连接点进电力连接来建立多个电力域中的灵活性，但是由于I/O环内部的ESD保护电路需要布线，故此倒装芯片装配使得为各种电力域提供适当ESD保护的问题复杂化。

J Miller等人所撰写之文章“Comprehensive ESD Protection for Flip-Chip Products in a Dual Gate Oxide 65nm CMOS Technology”，EOS/ESD研讨会06/186，4A，4-1至4-10，描述了倒装芯片产品中所使用的模块ESD箝位轨(rail clamp)网络配置。根据所描述的技术，输出VDD(OVDD)段的所有需要的ESD组件全部包含在用于该段的I/O单元内部，不需要电力/接地或隔片单元。尽管此方法由于更为有效的设计可使得在I/O环内部实现空间节省，但是重要的问题是仍然出现如何有效地将功能电路系统内部的功能组件组(例如，与特定电力域相关的一组功能组件)与提供于I/O环内部的ESD保护组件耦合。具体地，若这组功能组件位于相对远离I/O环处(例如，朝向集成电路的中心区域)，则在某些情况下在介于这些组件与I/O环内部相关ESD保护组件之间找到适当的布线路径是非常困难及不可实行的。甚至当可找到布线时，若布线相对较长，则在介于功能组件与ESD保护电路系统之间的路径中将存在额外电阻，该额外电阻可导致所需ESD箝位电路尺寸的增加，从而增加I/O环内部的ESD保护电路系统的空间需求。

P Juliano等人所撰写的文章“ESD Protection Design Challenges for a High Pin-Count Alpha Microprocessor in a 0.13μm CMOS SOI Technology”，EOS/ESD研讨会论文集汇编2003，描述了一种集成电路布置，其中，修改了布图规划以便将一定数量单独的I/O块整合至集成电路的区域内部，而不是使用传统的I/O环。尽管使用此分布的I/O块可通过允许相关I/O单元内部的ESD保护电路系统实体更接近相关功能组件来减轻一些上文提到的布线问题，但是相较于I/O环，由于各种I/O块的放置必须在布图规划(floor planning)阶段固定，故使用I/O块显著减少了灵活性。在没有I/O环的情况下使用这些I/O单元亦影响灵活性，因为随后需要使用倒装芯片实施来防止任何焊线(wirebond)封装的可能性。此外，当考虑用于在基板上实施集成电路的各种层时，I/O单元通常非常“高”，实质上占据组成集成电路的所有层。举例而言，考虑上述倒装芯片实施，I/O单元通常将自硅基板延伸穿过所有层直到再分布层(RDL)。因此，无论I/O块放置在何处，I/O块提供介于位于一侧上的功能组件及位于另一侧上的功能组件之间之有效阻障，从而此举对集成电路设计造成非常显著的限制。

因此，期望为集成电路提供改良的ESD保护布置。

发明内容