[发明专利]带隙基准源的启动电路

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种带隙基准源的启动电路。

背景技术

如图1所示，是现有带隙基准源的结构示意图；现有带隙基准源包括启动电路101和主体电路102。

所述主体电路102包括：

第二PNP三极管Q1和第三PNP三极管Q0，所述第三PNP三极管Q0发射极面积为所述第二PNP三极管Q1发射极面积的M倍，M大于1；所述第二PNP三极管Q1和所述第三PNP三极管Q0的基极和集电极都接地。

第四PMOS管MP1和第五PMOS管MP0，所述第四PMOS管MP1和所述第五PMOS管MP0的源极都连接电源，所述第四PMOS管MP1和所述第五PMOS管MP0的栅极连接在一起，所述第四PMOS管MP1的漏极连接所述第二PNP三极管Q1的发射极即节点A，所述第五PMOS管MP0的漏极和第一电阻R0的第一端即节点B相连，所述第一电阻R0的第二端即节点C和所述第三PNP三极管Q0的发射极相连；

运算放大器A1，所述运算放大器A1的第一输入端连接所述第二PNP三极管Q1的发射极，所述运算放大器A1的第二输入端连接所述第一电阻R0的第一端；所述运算放大器A1的输出端相连所述第四PMOS管MP1和所述第五PMOS管MP0的栅极。所述运算放大器A1具有输入失调电压Vos。所述运算放大器A1构成一个深度负反馈回路使节点A和节点B的电压在理想状态下相等，在有输入失调电压Vos的情况下节点A和节点B之间电压差为输入失调电压Vos。

第二电阻R1，连接于第二PNP三极管Q1的发射极和地之间。第三电阻R2，连接于所述第一电阻R0的第一端和地之间。第二电阻R1和第三电阻R2的阻值相同。

第六PMOS管MP2，其源极和电源相连，所述第六PMOS管MP2的栅极和所述第四PMOS管MP1和栅极相连，所述第六PMOS管MP2的漏极通过第四电阻R3接地，所述第六PMOS管MP2的漏极为基准电压Vref的输出端。

所述主体电路102中，第二PNP三极管Q1的VBE2具有负的温度系数，所以流过所述第三电阻R2的电流也具有负的温度系数；所述第二PNP三极管Q1的VBE2和所述第三PNP三极管Q0的VBE3的差值ΔVBE和kT/q成正比而具有正的温度系数，k为玻尔兹曼常数，T是绝对温度，q是电子电荷，故流过所述第一电阻R0的电流也具有正的温度系数，流过第五PMOS管MP0支路的电流为所述第一电阻R0的电流和所述第三电阻R2的电流的和，故能使第五PMOS管MP0支路的电流和温度无关。最后将第五PMOS管MP0支路的电流镜像到所述第六PMOS管MP2的电流支路中，形成一个和温度无关的基准电压Vref，且基准电压Vref能够通过所述第四电阻R3的大小进行调节。

所述启动电路101包括：

第一NMOS管MNA和第二NMOS管MNB，所述第一NMOS管MNA的栅极、所述第二NMOS管MNB的漏极即节点D相连接，且通过节点D接入第一电流源I1。所述第一NMOS管MNA的源极即节点E连接所述第二NMOS管MNB的栅极，所述第一NMOS管MNA的漏极连接电源。

连接成二极管的第一PNP三极管Q2，所述第一PNP三极管Q2的发射极连接所述第二NMOS管MNB的源极即节点F，所述第一PNP三极管Q2的基极和集电极都接地。

第三NMOS管MNC，所述第三NMOS管MNC的栅极和漏极都连接所述第一NMOS管MNA的源极即节点E；所述第三NMOS管MNC的源极和带隙基准源的节点A相连并通过所述第三NMOS管MNC的源极为所述带隙基准源的主体电路102提供启动电压。

当所述带隙基准源的主体电路102未启动时，第四PMOS管MP1和第五PMOS管MP0会完全关闭，所述第一电流源I1对所述第一PNP三极管Q2进行充电并使节点E的电压升高，节点E的电压大于节点A的电压时，所述第三NMOS管MNC导通从而使节点A的电压升高，从而使主体电路102启动，主体电路102启动后，主体电路102正常工作，节点A的电压会大于节点E的电压而使第三NMOS管MNC关闭。