[发明专利]堆叠纳米线MOS晶体管制作方法

说明书

本发明公开了一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成由多个纳米线构成的纳米线堆叠；在纳米线堆叠上形成沿第二方向延伸的栅极堆叠结构，栅极堆叠结构环绕包围纳米线堆叠；在栅极堆叠结构两侧形成源漏区，源漏区之间的纳米线构成沟道区。依照本发明的堆叠纳米线MOS晶体管及其制作方法，通过多次回刻、侧向腐蚀沟槽并填充，形成了质量良好的纳米线堆叠。侧向腐蚀工艺方法包括包含内切横向刻蚀量的各向同性干法刻蚀，或者沿各晶向选择腐蚀的湿法腐蚀方法。本方法以较低的成本充分增大导电沟道有效宽度从而提高驱动电流。

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种堆叠纳米线MOS晶体管制作方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

环栅纳米线器件虽然有更好的栅控作用，能更有效的控制短沟道效应，在亚14纳米技术的缩减过程中更具优势，但是一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。

例如，对于等效线宽1μm的器件而言，环栅纳米线器件的尺寸要满足：d*n+(n-1)*s＝1μm，并且π*d*n＞1μm。其中，d为单个纳米线(NW)的直径，n为纳米线的数目，s为纳米线之间的间距。因此，对于直径d分别为3、5、7、10nm的情形而言，纳米线间距s必须分别小于6.4、10.6、15、21.4nm。也即，如果要获得等同于体硅1um的栅宽，纳米线器件的平行排列要非常的紧密。依据现有的FinFET曝光和刻蚀技术(Fin间距在60纳米左右)，制作这种极小间距的纳米线立体排列结构是很难实现的。

总之，在垂直方向上实现堆叠环栅纳米线结构是提高晶体管驱动电流的有效方法，但在实现工艺(制作方法上)十分困难，与传统工艺兼容并减少工艺成本面临重大挑战。例如，一种现有的实现堆叠纳米线的是利用Si/SiGe多层异质外延并进行选择腐蚀，也即在埋氧层(BOX)上依次交替异质外延多个Si与SiGe的层叠，然后通过例如湿法腐蚀等方法选择性去除SiGe，从而留下Si纳米线的堆叠。这种方法严重受制于外延薄层质量的影响，极大的增加了工艺成本。

因此，需要寻找一种充分增大导电沟道有效宽度提高驱动电流的新型纳米线器件结构及其制造方法。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种型纳米线器件结构及其制造方法，充分增大导电沟道有效宽度从而提高驱动电流。

为此，本发明提供了一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成由多个纳米线构成的纳米线堆叠；在纳米线堆叠上形成沿第二方向延伸的栅极堆叠结构，栅极堆叠结构环绕包围纳米线堆叠；在栅极堆叠结构两侧形成源漏区，源漏区之间的纳米线构成沟道区。

其中，在每个鳍片中形成由多个纳米线构成的纳米线堆叠的步骤进一步包括：在鳍片之间沉积浅沟槽隔离；回刻浅沟槽隔离，暴露出鳍片顶部的第一部分；侧向腐蚀鳍片顶部的第一部分，形成穿通的第一凹槽，鳍片顶部的第一部分剩余的部分构成第一纳米线；沉积第一保护层，以至少填充第一凹槽。