[发明专利]具有等体积的接触凸块的共面阵列的同步降压转换器在审

专利信息
申请号: 201210367982.9 申请日: 2012-09-28
公开(公告)号: CN103035603A 公开(公告)日: 2013-04-10
发明(设计)人: 胡安·A·赫布佐默;奥斯瓦尔多·J·洛佩斯;乔纳森·A·诺奎尔;达维德·豪雷吉;马克·E·格拉纳亨 申请(专利权)人: 德州仪器公司
主分类号: H01L23/488 分类号: H01L23/488;H02M3/10
代理公司: 北京律盟知识产权代理有限责任公司 11287 代理人: 王璐
地址: 美国得*** 国省代码: 美国;US
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摘要:
搜索关键词: 具有 体积 接触 阵列 同步 降压 转换器
【说明书】:

技术领域

发明大体上涉及半导体装置及工艺的领域,且更明确来说,涉及具有等体积的接触凸块的共面阵列的薄、热高效电力供应模块的系统结构及制造方法。

背景技术

DC/DC电力供应电路在流行的电力切换装置家族中,尤其是切换模式电力供应电路的类别。尤其适合新出现的电力递送要求的是具有串联连接且通过共用开关节点耦合在一起的两个电力MOS场效晶体管(FET)的同步降压转换器。在降压转换器中,控制FET芯片连接在供应电压VIN与LC输出滤波器之间,且同步FET芯片连接在LC输出滤波器与接地电位之间。控制FET芯片及同步FET芯片的栅极连接到包括用作所述转换器的驱动器的集成电路(IC)的半导体芯片;所述驱动器又连接到控制器IC。

对于许多今天的电力切换装置来说,电力MOSFET的芯片及驱动器及控制器IC的芯片组装为个别组件。所述装置使用金属引线框,其通常具有由引线围绕的矩形垫。所述垫用作用于附接半导体芯片的衬底,且引线用作输出端子。引线通常在没有悬臂延伸的情况下成形,且以方形扁平无引脚(QFN)或小外形无引脚(SON)装置的方式布置。从芯片到引线的电连接可以若干方式提供。在一个装置家族中,所述连接通过接合导线来提供,归因于其长度及电阻,所述导线可将显著的寄生电感引入到电力电路中。每一组合件通常以塑料包封封装,且经封装的组件用作用于电力供应系统的板组合件的离散建置块。在其它装置家族中,金属线夹代替许多或所有连接导线。相比于导线,这些线夹较宽,且引入较小的寄生电感的电阻。

在其它电力切换装置中,电力MOSFET芯片及驱动器及控制器IC在引线框垫上并排水平组装,所述引线框垫又在所有四个侧上由用作装置输出端子的引线围绕。所述引线以QFN或SON样式定形。芯片与引线之间的电连接通过接合导线提供。所述装置以塑料包封封装。

这些家族的装置为若干毫米厚。为将装置厚度降低到约1.5mm,另一近来引入的电力MOSFET组合件通过提供具有分成用于电力芯片(其中第一及第二端子在一个芯片侧上,且第三端子在相对的芯片侧上)的两个部分的组装垫的引线框来避免连接线夹及导线接合。所述芯片倒装(使用金属凸块或从注射器分配的焊膏)到引线框垫上,使得第一端子接触一个垫部分,且第二端子接触另一个垫部分。两个引线框部分都使边缘被弯曲,使得在倒装之后,所述边缘与第三端子共面;所有三个MOSFET端子可因此附接到印刷电路板(PCB)。在此附接之后,引线框垫远离PCB,但因为其分成用作两个芯片端子的两部分,所以散热片不能附接到所述垫。

在又一近来引进的电力MOSFET组合件中,通过提供具有分成用于电力芯片(其中第一及第二端子在一个裸片侧上,且第三端子在相对裸片侧上)的两个部分的组装垫的引线框来避免连接线夹及导线接合。所述芯片倒装(使用金属凸块或从注射器分配的焊膏)到引线框垫上,使得第一端子接触一个垫部分,且第二端子接触另一垫部分。两个引线框部分都使边缘被弯曲,使得在倒装之后,所述边缘变成与第三端子共面;所有三个MOSFET端子可因此附接到印刷电路板(PCB)。在此附接之后,所述引线框垫远离PCB,但因为其分成用作两个裸片端子的两部分,所以散热片不能附接到所述垫。

在又一近来引进的电力MOSFET封装中,引线框具备分成两部分的平坦垫,其可附接到PCB。电力芯片的第一及第二端子附接到这些垫部分。第三芯片端子(远离引线框垫)与金属线夹接触,所述金属线夹具有朝向引线框的引线弯曲的边缘,从而允许所有三个芯片端子组装在PCB上。所述芯片由足够厚以允许散热片附接到所述芯片以冷却第三芯片端子的金属制成。所述MOSFET封装因此具有三层结构的引线框-芯片-线夹。

另一近来提出的电力MOSFET封装通过没有导线接合或线夹的封装结构来将装置厚度降低到1.0到1.5mm。所述结构要求引线框垫经半蚀刻以形成较厚部分及较薄部分。这意味着,所述引线框不能被冲压。在芯片组装过程期间,垫的共面侧朝下。作为另一要求,需要开发特殊的倒装芯片设备,其能够从底部附接芯片;FET源极附接到较厚垫部分,且FET栅极附接到较薄垫部分。此较薄部分在包封过程期间用封装化合物覆盖。此外,需要单独的零部件来推平具有FET漏极的封装端子,且必须沉积且图案化额外金属层以模拟标准QFN占用面积。

发明内容

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