[发明专利]延迟线结构的量测初始化路径以及执行量测初始化的方法

说明书

技术领域

本发明涉及延迟线（delay line），特别涉及一种整合量测初始化路径（measure initialization path）的不具有离开树（exit tree）的延迟线。

背景技术

标准的动态随机存取存储器（Dynamic Random Access Memory，DRAM）需要依据相当精确的时脉时序（clock timing）来运作。多个内部产生的时脉信号（internally generated clock signal）用于执行动态随机存取存储器的多种操作，其中上述的多个内部信号是依据一外部时脉（external clock）来产生，而所述外部时脉被输入到动态随机存取存储器芯片（chip）之中的一延迟线，并且被延迟了一预定时间。为了使动态随机存取存储器能够正确地运作，所述多个内部（延迟）信号必须与所述外部信号（即，所述外部时脉）同步，换言之，上述两种信号的上升沿（rise）及下降沿（fall）都必须对齐，因此，在所述延迟线中所延迟的所述预定时间必须被准确地决定。

标准的延迟线包含彼此互相串接的多个延迟元件（例如，与非门（NAND gate）），其中每一延迟元件会使被传递的信号再增加一额外的延迟时间。为了输出被延迟的信号，某些延迟线是包含一多层离开树（multi-layer exit tree）架构，其中所述多层离开树架构包含耦接于主延迟线（main delay line）（前向延迟线（forward delay line））的多个延迟级（stage）(其包含额外的延迟元件)。另外，增加上述的多层架构也表示会增加额外的逻辑门（gate）至前向延迟路径（forward delay path），进而引发较严重的占空比失真（Duty Cycle Distortion）以及较高的电源灵敏度（Power Supply Sensitivity）。

为了解决上述问题，另外有延迟线利用纳入耦接于每一与非单元（NAND cell）（即，延迟元件）的共同进入点（common entry point）于其中，来将离开树整合于延迟线之中，然而，此方法虽然解决了上述延迟线所引起的前向路径延迟减少的问题，却需要有庞大的负载以启动所有的共同进入点，并且会引发另一占空比及电源敏感度的节点问题（node issue）。

利用将离开树与延迟线合并，不仅可减少负载，另可降低占空比失真以及电源敏感度。请参阅图1，图1是不具有离开树的一延迟线的示意图。如图1所示，延迟线100包含具多对串联的与非门的一中央链（central chain）、具多个串联的与非门（耦接于与非门对（NAND pair）的一链）的一输出线OutEven以及具多个串联的与非门（耦接于与非门对的另一链）的一输出线OutOdd。所述中央链自输入线IN接收一信号、输出线OutEven输出一经延迟后的信号，以及输出线OutOdd则输出一经延迟后的信号。虽然上述两输出信号彼此之间互为延迟，但仍需要进行同步处理（例如，以正或负的静态相位差（static phase difference）来进行同步处理），因此，对于延迟处理来说，上述两输出级能够互相匹配是非常重要的。

上述的延迟线架构的缺点是其不适用于快速量测初始化（fast measure initialization）。量测初始化是一种利用建立每一级的延迟时间来将一延迟线设定为一正确延迟时间的技术，使得一初始起点（initial starting point）或最终离开点（final exit point）得以依据每一需要的延迟时间来被正确地选择。当将一信号输入到所述延迟线时，仅有最后一个离开点会被赋能，使得所述信号会经由所述延迟线之中所有可能的延迟级来传递，因此，输入缓冲延迟（buffer delay）及输出缓冲延迟均可被决定之，以及所述延迟线可被设定为具有一正确初始延迟时间以达成快速同步处理（fast synchronization）。然而，图1所示的系统仅可经由上述两输出缓冲级（buffer stage）的其中之一（即，输出线OutOdd或输出线OutEven）来传递信号，使得将所述延迟线正确地初始化（例如，采用二分查找（binary search））会需要较长的时间，因此，所述延迟线很容易遭受突波（glitch）的影响而可能造成执行错误。再者，如上所述，信号是撷取（tap）于两输出级（即，输出线OutOdd及输出线OutEven），因此，若系统中的逻辑门并非完全相同时，输出线OutOdd的信号及输出线OutEven的信号可能会互为反相位（out of phase）。

发明内容