[发明专利]输出缓冲电路和输入/输出缓冲电路

说明书

技术领域

本申请涉及输出缓冲电路以及输入/输出缓冲电路。

背景技术

有一种趋势是用更低的电压来驱动半导体装置，以降低功耗。但是，仍然有不是通过更低电压来驱动的半导体装置以及不能降低其驱动电压的半导体装置。因此，近来的半导体装置设置有接口，适用于通过不同电源电压激活的外部半导体装置。这样的半导体装置包括输出缓冲电路，输出缓冲电路根据外部半导体装置的操作电源电压将信号转换为不同的电位(例如参照日本特开No.6-343034)。

图1示出现有技术的输出缓冲电路2的一个示例。

输出缓冲电路2包括第一输出电路80和第二输出电路90，第一输出电路80通过第一高电位电源VDD1输出信号，第二输出电路90通过第二高电位电源VDD2输出信号。第二输出电路90的电压低于第一输出电路80的电压。第一输出电路80的输出端以及第二输出电路90的输出端线与连接到输出端T_O。

第一输出电路80包括缓冲电路81和输出驱动器82，缓冲电路81通过第一高电位电源VDD1操作，输出驱动器82通过缓冲电路81驱动。在第一输出电路80中，当控制信号SEL具有L电平时，输出驱动器82根据信号D_O的电平激活输出晶体管T81和T82的其中之一，以输出具有第一高电位电源VDD1的电平或者较低电位电源VSS的电平的信号。当控制信号SEL具有H电平时，输出驱动器82解除输出晶体管T81和T82两者的作用，将输出晶体管T81与T82之间的输出节点N1A置于高阻抗状态。

第二输出电路90包括缓冲电路91和输出驱动器92，缓冲电路91通过第一高电位电源VDD1操作，输出驱动器92通过缓冲电路91驱动。在第二输出电路90中，当控制信号SEL具有H电平时，输出驱动器92根据信号D_O的电平激活输出晶体管T91和T92的其中之一，以输出具有第二高电位电源VDD2的电平(低于第一高电位电源VDD1的电平)或者较低电位电源VSS的电平的信号。当控制信号SEL具有L电平时，输出驱动器92解除输出晶体管T91和T92两者的作用，将输出晶体管T91与T92之间的输出节点N2A置于高阻抗状态。

当输出节点N2A处于高阻抗状态时，输出晶体管T91的背栅极电压以及栅极电压被设定为第一高电位电源VDD1的电平，因此电流不流向输出晶体管T91。例如，当第一输出电路80的输出信号具有第一高电位电源VDD1的电平时，因为第一输出电路80和第二输出电路90的输出端连接到输出端T_O，所以第一输出电路80的输出信号被提供给第二输出电路90的输出晶体管T91和T92的漏极。在这种状态下，当输出晶体管T91的背栅极(是P沟道MOS晶体管)例如连接到第二高电位电源VDD2时，背栅极的电位变为低于漏极的电位。这样从漏极到背栅极的前进方向上形成二极管，并且电流流向输出晶体管T91。因此，具有输出到输出端T_O的最高电位的信号的电平(这里，第一高电位电源VDD1的电平)被设定为输出晶体管T91的背栅极电压。当输出节点N2A处于高阻抗状态时，这样防止了电流流向输出晶体管T91。

当具有第一高电位电源VDD1的电平的信号从第一输出电路80输出，并且具有第二高电位电源VDD2的电平的信号被提供给输出晶体管T91的栅极时，通过输出晶体管T91的源极、漏极和栅极的电位的关系激活输出晶体管T91。结果，电流经由输出晶体管T91从第一高电位电源VDD1流向第二高电位电源VDD2。因此，用于第二输出电路90的缓冲电路91的操作功率被设定为第一高电位电源VDD1，并且输出晶体管T91的栅极被供以具有第一高电位电源VDD1的电平的信号。当输出节点N2A处于高阻抗状态时，这样防止了电流流向输出晶体管T91。