[发明专利]一种制作内建应力硅纳米线的方法

说明书

技术领域

本发明涉及一种制作半导体纳米线的方法，尤其涉及一种制作内建应力硅纳米线的方法、制作半导体器件的方法、以及所制备的半导体器件。

背景技术

当前，在先进半导体器件制造中引入应变工程非常普遍，对于沟道方向为<110>的MOSFET，当沟道方向具有张应力时，可以有效增大NMOSFET的电流驱动能力，而当沟道方向具有压应力时，可以有效增大PMOSFET的电流驱动能力。

同样道理，对于最先进的半导体纳米线场效应晶体管（Nanowire Field Effect Transistor，NWFET），如果在其纳米线长度方向（即沟道方向）引入应变工程，也将大大增大NWFET的电流驱动能力。如Masumi Saitoh等人在IEDM2010会议论文“Understanding of Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced Stress Memorization Technique for Performance Improvement”中报道了在针对<110>晶向NW-FET中引入应力工程后（采用应力记忆技术，SMT），电流驱动能力增大了58%。

美国专利US 2011/0104860 A1公开了一种内建应力半导体纳米线制备方法，它基于具有埋氧层的半导体衬底（如SOI衬底），在半导体纳米线制备完成后，沉积一层应变薄膜层（压应变薄膜层或者张应变薄膜层），如应变氮化硅层。如果需要最终的半导体纳米线中沿长度方向（即NWFET沟道方向）具有张应力，则先沉积一层具有压应变的薄膜层，在后续将栅极区域的应变薄膜刻蚀以后，由于两边源漏区域的应变薄膜的收缩作用，使得栅极区域（即沟道区域）的半导体纳米线具有张应力。在栅极工艺完成后，这种半导体纳米线长度方向（即NWFET沟道方向）的张应力就被固定在半导体纳米线中，后续压应变薄膜层去除后也不会使这种张应力消失。

如果需要最终的半导体纳米线中沿长度方向（即NWFET沟道方向）具有压应力，则先沉积一层具有张应变的薄膜层，在后续将栅极区域的应变薄膜刻蚀以后，由于两边源漏区域的应变薄膜的张力作用，使得栅极区域（即沟道区域）的半导体纳米线具有压应力。在栅极工艺完成后，这种半导体纳米线长度方向（即NWFET沟道方向）的压应力就被固定在半导体纳米线中，后续张应变薄膜层去除后也不会使这种压应力消失。

下面分析第一种状况，即最终的半导体纳米线中沿长度方向（即NWFET沟道方向）张应力状况：

如图16所示，该结构的半导体纳米线32C是与半导体衬垫（Pad）32A和32B相连，而半导体衬垫32A和32B又与绝缘基底22A和22B相连，在其工艺制备过程有一个步骤是，包裹在半导体纳米线上的压应变薄膜被刻蚀掉而只保留包裹在半导体衬垫32A和32B上的压应变薄膜，这时，受两边收缩应力作用，半导体纳米线32C所受到的力其实不是在水平方向的，而是如图中标出的水平向下一定角度的反向张应力。当半导体纳米线足够细时，这种不在水平方向的反向张应力可能会造成半导体纳米线中间部位发生错位，甚至断裂。

下面分析第二种状况，即最终的半导体纳米线中沿长度方向（即NWFET沟道方向）压应力状况：

如图17所示，该结构的半导体纳米线32C是与半导体衬垫（Pad）32A和32B相连，而半导体衬垫32A和32B又与绝缘基底22A和22B相连，在其工艺制备过程有一个步骤是，包裹在半导体纳米线上的张应变薄膜被刻蚀掉而只保留包裹在半导体衬垫32A和32B上的张应变薄膜，这时，受两边张应力作用，半导体纳米线32C所受到的力其实不是在水平方向的，而是如图中标出的水平向上一定角度的反向压应力。当半导体纳米线足够细时，这种不在水平方向的反向压应力可能会造成半导体纳米线中间部位发生错位，甚至断裂。

发明内容

针对现有技术中，制作内建应力纳米线工艺存在的应力造成错位、甚至断裂的问题，本发明提供了一种制作内建应力硅纳米线的方法、制作半导体器件的方法、以及所述方法制备的半导体器件。

本发明的第一个目的是提供一种制作内建应力硅纳米线的方法，步骤包括：

步骤1，提供SOI硅片作为衬底，所述SOI硅片最上层为顶层硅层，顶层硅层下方为埋氧层；在顶层硅层上表面外延一层锗层或锗硅层；

采用锗氧化浓缩方法，在外延的锗层或锗硅层表面进行氧化处理，使Ge浓缩至下方的顶层硅层，使顶层硅层变为锗硅层，而最上方形成二氧化硅层；