[发明专利]自对准双构图方法及其形成的图案

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种自对准双构图方法及形成的图案。

背景技术

目前，随着大规模集成电路制造的不断发展，行业内越来越希望形成高集成度的半导体器件。该高集成度的半导体器件，例如动态随机存取存储器(DRAM)等包括大量精细的图案，这些图案是通过光刻、刻蚀工序将掩膜板图案转移至半导体层上形成的。光刻的工序一般为：将光刻胶(PR)涂覆在需图案化的目标层上，然后，执行曝光工序改变部分区域的光刻胶的溶解度，之后执行显影工序形成暴露出目标层的光刻胶图案，上述工序完成了将掩膜板图案转移至光刻胶上。以该光刻胶图案为掩膜进行刻蚀工序以将光刻胶图案转移至半导体层上。然而，曝光工序中由于衍射现象的存在，不可能无限制地提高关键尺寸，成为集成度进一步提高的瓶颈。

为了解决上述问题，行业内出现了双构图方法。一般来说，双构图包括采用两套掩膜板，或采用一套掩膜板及后续淀积、刻蚀工艺在该掩膜板对应的图案上再形成一套图案。关于后者的具体工艺，以下结合图1至图6简要介绍。

首先，参照图1所示的结构截面示意图，提供半导体衬底10，并在半导体衬底上依次形成介电层11、第一硬掩膜层12。

然后，在所述第一硬掩膜层12、介电层11内形成多个沟槽13以暴露出所述半导体衬底10。以两个沟槽13为例，形成的结构的截面示意图如图2所示。假设两沟槽的宽度均为W1。

接着，参照图3所示，在沟槽13内淀积第二硬掩膜层14，该硬掩膜层14未填满所述沟槽13。

之后，参照图3与图4所示，在所述沟槽13内及沟槽13外的第二硬掩膜层14上形成一层正性光刻胶15，该光刻胶15填满所述沟槽13。

接着，曝光所述光刻胶15并进行显影。本步骤采用无掩膜板曝光。由于所述沟槽13较密集，且深度较深，在曝光过程中，所述沟槽13底部的正性光刻胶15’未被曝光，因而，在显影过程中，所述沟槽13底部的正性光刻胶15’由于未变形而被保留，形成的结构的截面示意图如图5所示。

之后，以该光刻胶15’为掩膜，刻蚀所述第二硬掩膜层14，形成的结构的截面示意图如图6所示。

可以看出，通过上述双构图方法，将原本沟槽13间的尺寸缩小了一半，即在原沟槽13内插入了一个新的图案。然而，上述方法存在一些问题。例如，该沟槽13底部的光刻胶15’需要在曝光过程中不被曝光，因而，对沟槽13的宽度及深度都有要求。更重要地，在沟槽13内形成的图案必须位于该沟槽的正中间，不可调节，因而工艺窗口(processing window)较小。

有鉴于此，实有必要提出一种新的自对准双构图方法，以避免现有的双构图方法使用的条件要求苛刻且该形成的图案位置不可调的问题。

发明内容

本发明解决的问题是提出一种新自对准双构图方法，以避免现有的双构图方法使用的条件要求苛刻且该形成的图案位置不可调的问题。

为解决上述问题，本发明提供一种自对准构图方法，包括：

提供形成在衬底上的第一介电层；

在所述第一介电层上依次淀积待刻蚀层、研磨终止层；

在所述待刻蚀层、研磨终止层内形成沟槽；

在所述研磨终止层上及沟槽内淀积掺杂多晶硅层，所述掺杂多晶硅层未填满所述沟槽；

在所述掺杂多晶硅层上淀积第二介电层以填满所述沟槽并去除沟槽外的第二介电层与掺杂多晶硅层；

在暴露在所述沟槽开口处的掺杂多晶硅层上形成帽层；

去除所述研磨终止层与所述第二介电层；

以所述帽层为硬掩膜刻蚀所述待刻蚀层与所述掺杂多晶硅层。

可选地，所述掺杂多晶硅层中所掺元素为III族或V族元素。

可选地，所述待刻蚀层的材质与所述掺杂多晶硅层的材质相同。

可选地，形成帽层的方法电解法。

可选地，所述电解法包括：以掺杂多晶硅层为阴极，在其上形成被还原的金属层或金属合金层作为所述帽层。

可选地，所述电解液为Pa离子溶液，或次磷酸与金属离子溶液的混合溶液。

可选地，所述金属离子溶液所含金属离子为Co²⁺、W²⁺、Ti²⁺、Mo²⁺中的至少一种。

可选地，去除所述研磨终止层与所述第二介电层的方法为干法刻蚀或湿法去除。

可选地，所述研磨终止层材质为氮化硅，去除采用磷酸；所述第二介电层材质为二氧化硅，去除采用氢氟酸。