[发明专利]半导体测试夹具

说明书

技术领域

本发明涉及半导体测试夹具，特别涉及能够适合在宽带隙（wide-gap）半导体的检查中使用的半导体测试夹具。

背景技术

以往，对于作为高耐压的半导体的宽带隙半导体来说，在装配之前实施半导体芯片的耐压试验、断路试验等的高电压施加试验（以下，也称为测试），为了预先抽出、除去不合格芯片，存在以利用由绝缘性树脂构成的芯片框架进行保护而免受在接合终端部的沿面放电的影响的方式构成的情况（例如，参照专利文献1）。

专利文献1：日本特开2000－183282号公报（第1图）。

由于晶片工艺的性能以及晶片材料的性质的提高，宽带隙半导体的终端部能够缩小（微细化）。此外，使终端部缩小，从而在半导体芯片的制造成本的降低方面得到较大的效果，因此设想终端部今后也将继续缩小。

在专利文献1中，为了保护半导体芯片免受在终端部的放电的影响，以利用由绝缘性树脂构成的芯片框架覆盖终端部的方式构成。但是，当如上述那样终端部缩小时，存在进行测试时在终端部产生放电的问题。

发明内容

本发明是为了解决这些问题而提出的，其目的在于提供一种能够在测试时防止在半导体的终端部的放电的半导体测试夹具。

为了解决上述课题，本发明提供一种半导体测试夹具，其特征在于，具备：夹具台座，配设有探针（probe pin）和以在平面视图（plan view）中包围探针的方式设置的绝缘物；以及载物台（stage），与夹具台座的配设有探针以及绝缘物的一侧的面对置地配置并能够在夹具台座侧的面上载置被检体，在载物台载置被检体并且夹具台座和载物台向接近的方向移动时，探针与形成在被检体的电极接触，并且，绝缘物接触到被检体。

根据本发明，具备：夹具台座，配设有探针和以在平面视图中包围探针的方式设置的绝缘物；以及载物台，与夹具台座的配设有探针以及绝缘物的一侧的面对置地配置并能够在夹具台座侧的面上载置被检体，在载物台载置被检体并且夹具台座和载物台向接近的方向移动时，探针与形成在被检体的电极接触，并且，绝缘物接触到被检体，因此在测试时能够防止在半导体的终端部的放电。

附图说明

图1是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。

图2是示出本发明的实施方式的半导体测试夹具在测试时的情况的图。

图3是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。

图4是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。

图5是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。

图6是示出本发明的实施方式的绝缘物的形状的一个例子的图。

图7是示出前提技术的半导体测试夹具的结构的一个例子的图。

图8是示出前提技术的半导体测试夹具在测试时的情况的图。

具体实施方式

以下，基于附图对本发明的实施方式进行说明。

首先，对成为本发明的前提的技术（前提技术）进行说明。

<前提技术>

图7是示出前提技术的半导体测试夹具的结构的一个例子的图。图7（b）、（c）示出图7（a）的F-F剖面图。此外，图7（a）示出在从图7（b）的载物台6侧观察台座1时的平面图。如图7所示，前提技术的半导体测试夹具具备台座1、探针3以及载物台6。

如图7（b）所示，在台座1设置有探针3，在载物台6上载置有具有终端部5的被检体4。此外，如图7（c）所示，当对被检体4进行测试时，探针3与在被检体4的表面形成的电极（表面电极）接触。

图8是示出前提技术的半导体测试夹具在测试时的情况的图。如图8所示，当被检体4的终端部5缩小时，在被检体4的表面形成的GND面和在载物台6的表面形成的高电位面（以细的阴影线示出）的绝缘距离变近，存在在终端部5产生放电的问题。

本发明是为了解决上述的问题而提出的，以下对详细情况进行说明。

<实施方式>

图1是示出本发明的实施方式的半导体测试夹具的结构的一个例子的图。图1（b）、（c）示出图1（a）的A-A剖面图。此外，图1（a）示出从图1（b）的载物台6侧观察台座1时的平面图。