[发明专利]为拼接单元加入去耦功能

说明书

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种为拼接单元加入去耦功能的方法。

背景技术

拼接单元通常用在集成电路设计中。拼接单元提供晶体管的主体偏置并且具有防止集成电路的不期望的闩锁效应的功能，闩锁效应由集成电路的寄生双极型晶体管导致。通过拼接单元，n-阱区域连接至VDD导电轨，且p-阱区域或p-型基板连接至VSS导电轨，VSS导电轨是电接地的。分别将阱区域和基板区域连接至VDD导电轨和VSS导电轨可以导致基板电阻的降低，和集成电路中不期望的正反馈的降低。

由于改进均匀性和器件性能的原因，向拼接单元中加入伪栅电极(伪多晶硅线)。这导致了拼接单元的芯片面积利用率的不利地增加。由于拼接单元需要相互隔开合适的距离来放置，因此集成电路可能包括许多拼接单元。因此，由伪栅电极导致的芯片-面积损失很大。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电路，包括：拼接单元，包括：阱区域；所述阱区域的第一阱拾取区域；VDD导电轨；VSS导电轨；以及第一MOS电容器，所述电容器包括作为第一电容器极板的第一栅电极线，以及作为第二电容器极板的部分的所述第一阱拾取区域，其中所述第一电容器极板和所述第二电容器极板中的一个连接至所述VDD导电轨，并且所述第一电容器极板和所述第二电容器极板中的另一个连接到所述VSS导电轨。

在该电路中，所述拼接单元不包括任何不作为MOS电容器的晶体管。

在该电路中，所述阱区域是n-阱区域，并且其中，所述第一栅电极线连接至所述VSS导电轨，并且所述第一阱拾取区域连接至所述VDD导电轨。

在该电路中，所述拼接单元还包括：p-阱区域；以及第二MOS电容器，其中，第二栅电极线和p阱区域的第二阱拾取区域作为所述第二MOS电容器的电容器极板，并且其中，所述第二MOS电容器的所述电容器极板连接至所述VDD导电轨和所述VSS导电轨。

在该电路中，所述阱区域是p-阱区域，并且其中，所述第一栅电极线连接至所述VDD导电轨，并且所述第一阱拾取区域连接至所述VSS导电轨。

在该电路中，还包括：第二MOS电容器，所述第二MOS电容器包括作为电容器极板的第二栅电极线和所述阱区域的第二阱拾取区域，其中，所述第一栅电极线和所述第二栅电极线是互连的，并且其中，所述第一阱拾取区域和所述第二阱拾取区域是互连的。

在该电路中，所述第一MOS电容器还包括：所述阱区域的第二阱拾取区域，其中，所述第一阱拾取区域和所述第二阱拾取区域在所述第一栅电极线的相对侧上，并且其中，所述第二阱拾取区域形成所述第二电容器极板的另外的部分。

在该电路中，所述拼接单元还包括：伪栅电极线，平行于所述第一栅电极线。

在该电路中，还包括：多个拼接单元，与所述拼接单元相同。

在该电路中，所述多个拼接单元和所述拼接单元位于同一单元行中。

根据本发明的另一方面，提供了一种电路，包括：拼接单元，包括：n-阱区域；第一栅电极，位于所述n-阱区域上方；以及所述n-阱区域的第一阱拾取区域，位于所述第一栅电极相对侧上，其中，所述第一栅电极和所述第一阱拾取区域形成第一去耦电容器，其中，所述第一栅电极连接至所述VSS导电轨，并且所述第一阱拾取区域互连且连接至所述VDD导电轨。

在该电路中，所述拼接单元还包括：p-阱区域；第二栅电极，位于所述p-阱区域上方；以及所述p-阱区域的第二阱拾取区域，位于所述第二栅电极相对侧上，其中，所述第二栅电极和所述第二阱拾取区域形成第二去耦电容器，其中，所述第二栅电极连接至VDD导电轨，并且所述第二阱拾取区域互连且连接至VSS导电轨。

在该电路中，所述拼接单元还包括：伪栅电极线，平行于所述第一栅电极。

在该电路中，存在形成在所述伪栅电极线的第一侧上的阱拾取区域，并且没有阱拾取区域形成在所述伪栅电极线的第二侧上，并且其中，所述第一侧和所述第二侧是相对于所述伪栅电极线的相对侧。

在该电路中，所述拼接单元还包括：第二栅电极线和所述n-阱区域的第二阱拾取区域，处于所述第二栅电极线相对侧上，其中，所述第一栅电极和所述第二栅电极是互连的，并且其中，所述第一阱拾取区域和所述第二阱拾取区域是互连的。

在该电路中，还包括：多个拼接单元，与所述拼接单元相同。