[发明专利]一种多读单写片内存储器

说明书

技术领域

本发明涉及集成电路设计技术领域，特别是一种多读单写片内存储器。

背景技术

在大规模集成电路设计中，几乎所有的芯片都具有片内存储器，以提供快速访问的片内数据存储空间。片内存储器最重要的两个要素是速度和成本(面积)。常见的片内存储器有SRAM、锁存器阵列和寄存器文件3种。依据速度和成本的考虑，随着存储容量的减少，所采用的存储器依次为SRAM、锁存器阵列和寄存器文件。

在数据通路中，通常需要大量的小容量缓存存储器，该小容量缓存存储器一般都用锁存器阵列或寄存器文件实现。比如CPU内的寄存器文件。这些缓存存储器一般支持多端口读写，特别是一读一写(1R1W)的双端口类型。

虽然单个缓存存储器的面积较小，但是由于它们的数量众多，在整个芯片面积中占据了可观的比例。又由于它们被使用在数据通路中直接参与核心运算，它们的速度对芯片的性能有重大影响。在存储容量不是特别小时，锁存器阵列通常比寄存器文件面积更小，但是它们速度较慢，并且不能像寄存器那样支持同一个存储单元的同时读写。相反，寄存器文件的存储单元为单个寄存器，至少在存储单元上消耗比锁存器更大的面积，这也是导致当容量增大时，寄存器文件不再有吸引力的一个重要原因。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种多读单写片内存储器，以实现接近锁存器的存储单元面积，同时保持寄存器文件的读写特点，即任一读端口可以和写端口在同一个时钟周期内访问同一个存储单元。

(二)技术方案

为达到上述目的，本发明提供了一种多读单写片内存储器，包括一个写地址译码器、d(d＞1)个门控时钟逻辑电路、第一级d个主锁存器、n个d输入级间传输电路、第二级n个从锁存器、读数据输出通路、以及一个读地址译码及相同地址判断模块，其中，如果所述第一级d个主锁存器为负锁存器，则所述第二级n个从锁存器为正锁存器；如果所述第一级d个主锁存器为正锁存器，则所述第二级n个从锁存器为负锁存器。

上述方案中，所述写地址译码器根据写地址和写使能输入产生d位的独热码信号，作为所述d个门控时钟逻辑电路的使能输入端。

上述方案中，所述d个门控时钟逻辑电路的时钟输入端连接于该多读单写片内存储器的输入时钟，其输出的门控时钟分别作为所述第一级d个主锁存器的时钟输入。

上述方案中，所述第一级d个主锁存器的输入为该多读单写片内存储器的写数据输入，每一个主锁存器的输出都分别连接到每一个级间传输电路的相同位置的输入端口。

上述方案中，对于所述n个d输入级间传输电路中的任意一个，其每一个输入端都有一个可控的开关，开关打开时，输入信号导通；开关关闭时，输入信号关断。

上述方案中，所述n个d输入级间传输电路的输出分别连接到所述第二级n个从锁存器的数据输入端。

上述方案中，所述第二级n个从锁存器的输入时钟是该多读单写片内存储器输入时钟，其输出都连接到所述读数据输出通路。

上述方案中，所述读数据输出通路有n个输出分别连接到n个1比特读数据输出端口。

上述方案中，所述读地址译码及相同地址判断模块的输入为n个读地址，产生d个选通信号，其中仅有x(x＜＝n)个选通信号为有效电平，当有多个读地址相同时，只产生1个有效选通信号，d个选通信号分别连接到每一个级间传输电路的d个输入端的可控开关上；同时产生输出控制信号，输入到所述读数据输出通路。

上述方案中，在所述读地址译码及相同地址判断模块的控制下，读地址不与其它读地址相同的读数据端口的输出来自相应的从锁存器输出，读地址与其它读地址相同但相应选通信号有效的读数据端口的输出来自相应的从锁存器输出，读地址与其它读地址相同但相应选通信号无效的读数据端口的输出来自相同地址的选通信号有效的端口相应的从锁存器输出。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、本发明提供的多读单写片内存储器，存储器的面积由主锁存器主导。当d较大时，从锁存器的面积可以忽略。当使用二维结构构成位宽为w的存储器时，w个一维1-bit存储器共享写地址译码器、读地址译码及相同地址判断模块、以及门控时钟逻辑。因此，其面积和锁存器阵列相当，比寄存器文件小，实现了接近锁存器的存储单元面积，同时保持寄存器文件的读写特点，即任一读端口可以和写端口在同一个时钟周期内访问同一个存储单元。