[发明专利]一种可控硅纳米线阵列的制备方法

说明书

技术领域

本发明属于半导体领域，特别是涉及一种可控硅纳米线阵列的制备方法。

背景技术

半导体纳米材料在电子学和光学方面都显示出广阔的应用前景。近年来，伴随着人们对纳米技术领域的不断探索和研究，具有一维纳米结构的材料，如硅纳米线，吸引了越来越多的人的眼球。硅是当今半导体工业中最重要的材料，硅纳米线也因其具有显著的量子效应、超大的比表面积等特性，在MOS器件、传感器等领域有着良好的应用前景。如何用一种简单、可控、低成本的方式制备出高质量的硅纳米线，成为了一项重要课题。

硅纳米线的制备方法主要可以分为自底向上(bottom-up)和自顶向下(top-down)两大类。自底向上的方法主要是依靠纳米技术，利用催化剂催化生长纳米线。该方法虽然可以一次性大批量生产出硅纳米线，但是很难实现纳米线的定位生长，并且和传统的自顶向下的CMOS集成电路加工工艺方式有着本质的区别，兼容性可能会成为阻碍其应用的一块绊脚石。而随着半导体工艺技术水平的不断进步，依靠薄膜制备、光刻与刻蚀等技术制备硅纳米线的自顶向下的方法越来越多。

一般的自顶向下的工艺的需要先对硅纳米线的位置进行定位准备，然后通过光刻与刻蚀进行硅纳米线的制备。现有技术中一般定位精度较低或者成本较高，而且对硅基片的刻蚀深度与纳米线大小的控制也存在一定的困难。因此，现有工艺中制备精度高，符合要求的尺寸的硅纳米线往往工艺复杂，生产成本过高。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可控硅纳米线阵列的制备方法，以提供一种工艺简单、可控性良好且可靠性高的硅纳米线阵列的制备方法。

为实现上述目的及其他相关目的，本发明提供一种可控硅纳米线阵列的制备方法，所述制备方法至少包括以下步骤：1)提供SOI衬底及与所述SOI衬底的顶硅层具有相同晶向的硅衬底，键合所述顶硅层与硅衬底，其中，所述顶硅层的晶向与所述硅衬底的晶向呈预设夹角，以在键合界面形成具有网格状分布的螺旋位错的位错线；2)去除所述SOI衬底的背衬底及绝缘层以露出所述顶硅层的背表面，刻蚀所述顶硅层的背表面以在所述位错线影响的垂向对应的区域形成多个凹槽结构；3)在所述各该凹槽结构内形成银纳米颗粒，然后采用银催化化学腐蚀法对所述顶硅层及硅衬底进行腐蚀以形成硅纳米线阵列的制备。

在本发明的可控硅纳米线阵列的制备方法中，所述顶硅层的厚度为5nm～100nm。

在本发明的可控硅纳米线阵列的制备方法中，所述预设夹角的角度m为0°＜m≤5°。

在本发明的可控硅纳米线阵列的制备方法中，所述位错线为正方形网格状分布的位错线，其中，平行且相邻的两位错线的间距为10nm～200nm。

优选地，所述步骤2)中采用应力优先刻蚀法对所述顶硅层的背表面进行刻蚀，包括采用HF与CrO₃混合溶液进行第一步刻蚀以及采用HF、CH₃COOH及HNO₃混合溶液进行第二步刻蚀的步骤。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤3)中采用电子束蒸发技术形成所述银纳米颗粒。

在本发明的可控硅纳米线阵列的制备方法中，所述银纳米颗粒的直径为1nm～20nm。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤3)中采用HF与Fe(NO)₃混合溶液对所述顶硅层进行银催化化学腐蚀。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤2)中采用背衬底刻蚀技术去除所述SOI的背衬底与绝缘层。

在本发明的可控硅纳米线阵列的制备方法中，所述步骤1)中采用疏水键合法对所述顶硅层与所述硅衬底进行键合。

如上所述，本发明的可控硅纳米线阵列的制备方法，具有以下有益效果：采用晶向相同的两硅衬底进行小角度键合形成方形网格状分布的螺旋位错，由于位错引起硅表面应力分布不均，然后就可以利用应力优先刻蚀，对位错线影响的垂向对应的区域进行刻蚀，形成正方形网格状的图形化硅岛，最后采用银催化化学腐蚀在这一图形化衬底上制备纳米线阵列。采用本发明制备的硅纳米线阵列具有很高的可控性和可靠性，纳米线阵列的分布通过硅硅小角度键合进行控制，可达到较高的精度。本发明制备方法工艺简单，效果显著，且兼容于一般的半导体工艺，适用于工业生产。

附图说明

图1～图2显示为本发明的可控硅纳米线阵列的制备方法步骤1)所呈现的结构示意图。