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[发明专利]控制电路以及控制方法-CN200410082142.3有效
发明人：关诚司;龟丸敏久;根岸博康;小原淳子 -专利权人：三菱电机株式会社
申请日： 2004-12-21 - 公布日： 2006-07-05 - 主分类号： G06F9/38 文献下载
摘要：高速缓存命中判断单元(2)当判断出在运算处理单元(1)进行的运算处理中使用的对象数据的高速缓存未命中的情况下，从主存储单元(7)中取出对象数据。另外，无效数据判断单元(4)当高速缓冲命中判断单元(2)判断出高速缓存命中的情况下，判断包含对象数据的高速缓存行和包含在前次运算处理中使用的数据的高速缓存行是否相同。而后，预取控制单元(5)当无效数据判断单元(4)判断为包含对象数据的高速缓存行和包含在前次运算处理中使用的数据的高速缓存行不同的情况下，把被存储在主存储单元(7)中的数据与包含在前次运算处理中使用的数据的高速缓存行替换进行预取
控制电路以及控制方法

[发明专利]一种无用预取过滤方法-CN201210593796.7无效
发明人：程旭;党向磊;王箫音;佟冬;谢子超;李凌达;王克义 -专利权人：北京北大众志微系统科技有限责任公司
申请日： 2012-12-31 - 公布日： 2013-04-17 - 主分类号： G06F12/08 文献下载
摘要：所述过滤方法，在某个预取信息被发出时，将所述预取信息读取的预取数据添加到缓存中，将保存所述预取数据的缓存组的缓存行作为该预取信息的预取行，若缓存组的所有缓存行均有效，则从缓存组中确定一个有效的缓存行作为该预取信息的替换行替换出所述缓存组，将所述已发出的预取信息的预取行地址和替换行地址保存在预取历史信息表中。
一种无用过滤方法

[发明专利]存储器内、页面内目录高速缓存一致性配置-CN200810189753.6有效
发明人： I·施泰纳;Z·-N·蔡乔治;S·蒂沃里;K·程 -专利权人：英特尔公司
申请日： 2008-12-30 - 公布日： 2009-07-29 - 主分类号： G06F12/08 文献下载
摘要：本发明名称为存储器内、页面内目录高速缓存一致性配置。在实施例中，本方法提供从多个处理器中的处理器接收对要求的高速缓存行的存储器访问请求；通过从存储所要求的高速缓存行的存储器页面带入来从存储单元访问与所要求的高速缓存行相关联的一致性信息，存储器页面还包括具有与所要求的高速缓存行对应的一致性信息的目录行；根据一致性信息读取与所要求的高速缓存行相关联的数据；以及向处理器返回数据。
存储器页面目录高速缓存一致性配置

[发明专利]具有高速缓存电路的处理电路,检测高速缓存行中更新地址的游程-CN200980122820.5无效
发明人：简·胡格布鲁格;安德列·谢尔盖耶维奇·特雷克 -专利权人： NXP股份有限公司
申请日： 2009-06-10 - 公布日： 2011-05-18 - 主分类号： G06F12/08 文献下载
摘要：电路包括处理器核(100)、后台存储器(12)、以及处理器核(100)与后台存储器(12)之间的高速缓存电路(102)。在操作中，检测与高速缓存行关联的连续地址范围内的多个连续地址子范围，所述子范围包含高速缓存行中的在高速缓存电路中更新数据可用的地址，可以使用针对连续地址序列的单个存储器事务，检测到的子范围用于设定存储器事务的起始地址和长度或结尾地址例如，这可以在高速缓存行中只有更新数据可用并且针对其他地址无有效数据时使用，或者在仅仅更新了高速缓存行中小段地址游程时用来减少带宽使用。
具有高速缓存电路处理检测更新地址游程

[发明专利]图像缩放方法及其设备-CN200810201270.3有效
发明人：张本好;林福辉 -专利权人：展讯通信(上海)有限公司
申请日： 2008-10-16 - 公布日： 2010-06-09 - 主分类号： G06T3/40 文献下载
摘要：本发明中，当缩放图像中一个点所需要的滤波器的系数个数大于N时，如果一条行缓存已完成对图像中一个点的缩放计算并输出该点缩放后的数据，则该条行缓存清空所缓存的数据，重新开始对图像中下一个待进行缩放处理的点，进行缩放计算并输出缩放后的数据，其中，N为行缓存的条数。通过循环使用各条行缓存的方式，实现N×M阶滤波器的图像缩放，保证了缩放后的图像质量。
图像缩放方法及其设备

[发明专利]具有允许写入未预先加载的高速缓存行的高速缓存电路的多处理电路-CN200980113959.3无效
发明人：简·胡格布鲁格;特雷克·安德烈谢尔盖耶维奇 -专利权人： NXP股份有限公司
申请日： 2009-04-22 - 公布日： 2011-04-13 - 主分类号： G06F12/08 文献下载
摘要：每个高速缓存电路(14，14’)存储高速缓存行、定义了所存储的高速缓存行的状态的状态信息、以及至少一个存储的高速缓存行内针对各个可寻址位置的标志信息。第一高速缓存电路(14)的高速缓存控制电路被配置为当第一处理电路(12)将数据写入至少一个存储高速缓存行内的可寻址位置的一部分时，选择性地将针对可寻址位置的所述部分的标志信息置位为有效状态，而不预先从后台存储器(10)加载至少一个存储高速缓存行。结合针对至少一个高速缓存行内的位置的标志信息，从第一高速缓存电路(14)将来自至少一个高速缓存行的数据拷贝到第二高速缓存电路(14’)中。在标志信息未置位时，响应于对未存储在存储器中的高速缓存行中的位置进行寻址的访问命令和对存储在存储器(140)中的至少一个高速缓存行内的位置进行寻址的读取命令，来产生高速缓存未命中信号。
具有允许写入预先加载高速缓存电路处理

[发明专利]面向非易失内存系统的数据加密方法、内存控制器及系统-CN202210799701.0在审
发明人：华宇;黄建明 -专利权人：华中科技大学
申请日： 2022-07-06 - 公布日： 2022-11-11 - 主分类号： G06F21/60 文献下载
摘要：本发明公开了一种面向非易失内存系统的数据加密方法、内存控制器及系统，属于数据存储领域，包括：设置全局的缓存计数器和与内存行对应的内存计数器；缓存计数器在系统崩溃重启后递增1；当系统启动时，利用缓存计数器生成各缓存行对应的缓存层一次性填充；向缓存行写入数据前，先利用缓存层一次性填充对数据加密；将缓存行中的数据写入内存前，先利用缓存层一次性填充对数据解密，并利用内存计数器生成对应的内存层一次性填充以对解密后的数据加密；当系统崩溃或掉电时，将缓存中加密的数据直接写入非易失内存。本发明能够在不影响非易失内存系统运行性能的情况下，防止缓存中的数据在系统崩溃时发生泄漏，全面保证用户数据的安全性。
面向非易失内存系统数据加密方法控制器

[发明专利]用于提高电子车牌行标中间件系统自动识别率的方法及系统-CN201610802436.1在审
发明人：王昊明;李连鹏 -专利权人：天津中兴智联科技有限公司
申请日： 2016-09-05 - 公布日： 2017-03-08 - 主分类号： G06K7/10 文献下载
摘要：本发明提供了一种电子车牌行标中间件累计子系统，包括一级缓存，用于缓存中间件使用行标协议令阅读器最近一次读取的电子车牌信息；结果缓存，用来缓存合并后的电子车牌标签信息；匹配引擎，用来对比一级缓存和结果缓存内的数据，若有匹配，则合并一级缓存和结果缓存中的数据，并使用合并后的数据替换结果缓存中的数据；若无匹配，则直接将一级缓存内的数据移动到结果缓存中；报告引擎，用来周期性的抽取结果缓存中的电子车牌信息，报告给中间件，并清空结果缓存。本发明在电子车牌行标中间件系统中引入累计子系统，增加合并机制，在不影响原处理流程的情况下，提高了业务处理的正确率。
用于提高电子车牌中间件系统自动识别率方法

[发明专利]数据处理方法及双目立体匹配方法-CN202110991688.4有效
发明人：王赟;张官兴;郭蔚;黄康莹;张铁亮 -专利权人：绍兴埃瓦科技有限公司
申请日： 2021-08-27 - 公布日： 2021-11-19 - 主分类号： G06T1/20 文献下载
摘要：本说明书实施例提供一种数据处理方法及双目立体匹配方法，应用于人工智能技术领域，其中采用较小面积的缓存单元，用于立体匹配中进行数据并行组织管理的行缓存模块和窗口缓存组，行缓存模块可按行整行缓存图像的像素数据，并根据并行加速处理的并行度要求，按列取数后向窗口缓存组传输，窗口缓存组通过并行的多个数据窗口构建并行加速处理所需的窗口数据。通过对并行加速处理所需的数据进行并行组织管理，不仅缓存面积小，还可实现数据复用，避免重复读取数据，保证了并行加速处理的效率。
数据处理方法双目立体匹配

[发明专利]缓存处理方法、装置、存储介质、处理器及计算设备-CN201811132016.2有效
发明人：罗犇;张扬 -专利权人：阿里巴巴集团控股有限公司
申请日： 2018-09-27 - 公布日： 2023-05-30 - 主分类号： G06F9/50 文献下载
摘要：本发明公开了一种缓存处理方法、装置、存储介质、处理器及计算设备。其中，该方法包括：获取待运行进程的优先级，其中，优先级为运行进程的系统依据进程的重要性确定的；在待运行进程的优先级高于缓存行的使能阈值的情况下，使能缓存行。本发明解决了同时运行多个进程的情况下，缓存行的竞争将导致缓存被冲刷，影响重要进程运行的技术问题。
缓存处理方法装置存储介质处理器计算设备

[发明专利]一种数据处理方法、处理器和电子设备-CN202210897134.2在审
发明人：翁志强;王琪;李耀 -专利权人：安谋科技（中国）有限公司
申请日： 2022-07-28 - 公布日： 2022-09-30 - 主分类号： G06F12/0806 文献下载
摘要：电子设备包括处理器和存储器，处理器包括行填充缓存器、行请求缓存器和驱逐缓存器；方法包括：处理器检测到数据读取请求；处理器判断当前行填充缓存器和驱逐缓存器的工作状态；对应于行填充缓存器和驱逐缓存器的工作状态均为第一类状态的情况，处理器暂存数据读取请求，其中，第一类状态为非空闲状态；对应于行填充缓存器或驱逐缓存器的工作状态为第二类状态的情况，处理器向存储器发送数据读取请求，其中，第二类状态为空闲状态。
一种数据处理方法处理器电子设备

[发明专利]系统级芯片的内存访问方法、装置及电子设备-CN202310061168.2有效
发明人：唐志敏;王海洋;姜莹 -专利权人：北京象帝先计算技术有限公司
申请日： 2023-01-19 - 公布日： 2023-07-21 - 主分类号： G06F12/0802 文献下载
摘要：一种系统级芯片的内存访问方法、装置及电子设备，所述系统级芯片包括多个IP模块以及片上缓存，所述多个IP模块共享所述片上缓存；所述方法包括：获取任一IP模块发送的写访问；所述写访问用于将目标数据写入内存的目标地址；将所述目标数据写入片上缓存的缓存行中；在片上缓存中进行遍历，确定待写回内存、对应的内存地址与所述目标地址位于同一内存页的至少一个缓存行；在达到预设写回条件的情况下，将所述至少一个缓存行中的数据和所述目标数据连续写入内存
系统芯片内存访问方法装置电子设备

[发明专利]系统级芯片non-Cacheable数据的访问方法、装置及电子设备-CN202310055479.8有效
发明人：姜莹;王海洋 -专利权人：北京象帝先计算技术有限公司
申请日： 2023-01-19 - 公布日： 2023-05-23 - 主分类号： G06F12/0868 文献下载
摘要：本公开提供一种系统级芯片non‑Cacheable数据的访问方法、装置及电子设备，所述系统级芯片包括多个IP模块以及片上缓存，所述多个IP模块共享所述片上缓存；所述方法包括：获取任一IP模块发送的non‑Cacheable写访问；所述non‑Cacheable写访问用于将目标数据写入内存的目标地址；确定所述non‑Cacheable写访问所针对的目标地址；在片上缓存中查找目标缓存行；其中，目标缓存行为待写回内存的缓存行，且对应的内存地址与所述目标地址位于同一内存页；将目标缓存行中的数据和所述目标数据连续写入内存。
系统芯片 non cacheable 数据访问方法装置电子设备

[发明专利]一种显示面板的驱动电路、显示设备及电子设备-CN202211478223.X在审
发明人：郭颖瑜;张华罡 -专利权人：北京集创北方科技股份有限公司
申请日： 2022-11-23 - 公布日： 2023-03-03 - 主分类号： G09G5/00 文献下载
摘要：驱动电路包括：时序控制模块、像素驱动模块、以及至少两个行缓存模块；时序控制模块用于依次控制至少两个行缓存模块，根据至少两个第一像素数据，更新行缓存模块内部存储的像素数据；根据预设演算法，确定并驱动当前时刻对应的至少一个行缓存模块，输出一组目标像素数据至像素驱动模块；像素驱动模块用于根据至少两个行缓存模块输出的至少两组目标像素数据，生成并输出每组目标像素数据对应的第二像素数据至显示面板。
一种显示面板驱动电路设备电子设备

[发明专利]插槽间的数据迁移或交换的方法和装置以及多处理器系统-CN201811134279.7有效
发明人：张乾龙 -专利权人：贵州华芯通半导体技术有限公司
申请日： 2018-09-27 - 公布日： 2020-05-26 - 主分类号： G06F15/17 文献下载
摘要：其中，插槽间的数据迁移方法包括锁住对源插槽的一个或多个源缓存行地址中的数据的读写操作，并对源缓存行地址进行刷新，使得源缓存行地址中的脏数据被写回至源插槽的源内存中；在将源插槽的源内存中的数据迁移到目的地插槽中的目的地内存之后，在目的地插槽代理处和源插槽家节点处分别设置目的地地址翻译层和源地址翻译层，所述目的地地址翻译层和源地址翻译层将访问源缓存行地址的请求转换成访问目的地缓存行的请求。
插槽数据迁移交换方法装置以及处理器系统

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