专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]DG辅助配电网黑启动网络元件恢复顺序分层优化方法-CN201910729857.X有效
  • 朱炜锋;毛晓明 - 广东工业大学
  • 2019-08-08 - 2022-12-16 - H02J3/38
  • 本发明提供了一种DG辅助配电网黑启动网络元件恢复顺序分层优化方法,包括:获取系统参数;建立优化模型目标函数,停电损失最小化;设定功率备用约束并确定优化模型相关参数;以DG和负荷的恢复顺序作为优化变量进行外层优化,得到线路恢复顺序初解;将线路恢复顺序初解作为优化变量进行内层优化,得到停电损失最小的线路最优恢复顺序;交替优化DG和负荷以及线路的恢复顺序,输出变量DG、负荷和线路最优恢复顺序及其对应的停电损失,完成恢复顺序的分层优化本发明提供的分层优化方法,利用分层优化的思想,降低优化模型的复杂度和计算量;根据DG和负荷恢复顺序,得到线路恢复顺序初解,以改善优化效果、提高优化效率,避免出现大量不可行解。
  • dg辅助配电网启动网络元件恢复顺序分层优化方法
  • [发明专利]通信系统-CN97109561.2无效
  • 草木务;山田纯;伊藤文隆;森健 - 株式会社日立制作所
  • 1997-02-09 - 1998-01-28 - H04M15/32
  • 本发明可谋求在与交换台之间的线路上包括已有的模拟线路的无线终端每个线路获得实际应用效果。在设置于无线基局200上的计费单位500登记所作每次通话的终端100的终端号码、通话中所用的线路线路号码、表示该通话在哪个号码上使用该线路线路使用顺序,在计费中心700,每次通话时记录线路号码、线路使用顺序和使用次数并且定期在计费中心700以模拟信号的形态收集在计费单位500上登记了的信息,把线路号码和线路使用顺序作成键,使终端号码和次数对应。
  • 通信系统
  • [发明专利]空间多点分解路径规划方法-CN201610811313.4有效
  • 王金林;周可法;倪勇勇;汪玮;王子骅;曹开军 - 中国科学院新疆生态与地理研究所
  • 2016-09-09 - 2021-06-04 - G06Q10/04
  • 公开了一种空间多点分解路径规划方法,包括:输入n个目的地点,除起始和最终目的地点的顺序不变外,根据线路最短原则对其它目的地点的顺序进行调整,选择最短线路中的点的顺序作为最佳点顺序;将线路分成n‑1段,每两个目的地点之间形成一个分线路;以分线路的两个目的地点连线为直径作圆,从潜在目的地点中筛选空间相关的点,作n‑1个圆,排除掉不在任何一个圆内部的点;如果落入圆内部的点只在一个圆内部,则将该点划入所在圆的范围,如果属于两个或多个圆的内部,则根据该点到这些圆的圆心距离确定其归属;假设某段分线路有m个点,则从m个点中选择k个点组成分线路;将各分线路的各种线路情况按顺序进行自由组合,形成完整线路
  • 空间多点分解路径规划方法
  • [发明专利]触控面板与显示面板的扫描方法-CN201310488225.1有效
  • 黄俊憬;王珣力;黄赫炜 - 联咏科技股份有限公司
  • 2013-10-17 - 2018-02-13 - G06F3/041
  • 触控面板具有数个第一线路区块。显示面板具有数个第二线路区块。各个第一线路区块干扰对应的各个第二线路区块。扫描方法包括以下步骤。计算触控面板的一第一扫描频率相对于显示面板的一第二扫描频率的一频率比。根据频率比区分此些第一线路区块及此些第二线路区块对应于数个时隙。周期性地依序排序此些第一线路区块的扫描顺序,并周期性地依序排序此些第二线路区块的扫描顺序。分析各个第一线路区块与对应的各个第二线路区块的重迭情况。变更重迭的至少一第一线路区块或重迭的至少一第二线路区块的扫描顺序。此些第一线路区块或此些第二线路区块的变更后的扫描顺序具有周期性。
  • 面板显示扫描方法
  • [发明专利]顺序串接式多芯片的内存结构-CN201310690151.X有效
  • 林正隆 - 森富科技股份有限公司
  • 2013-12-17 - 2018-08-07 - G11C7/18
  • 一种顺序串接式多芯片的内存结构,用以进行1600MHz以上及1600MHz以下的数据传输,其包含有基板;数个以数组方式设置于基板至少一面上的内存晶粒,各内存晶粒分别具有控制地址单元;以顺序串接内存晶粒方式连接各控制地址单元的布局线路;设于布局线路一端的处理单元;以及设于布局线路一端的反射讯号吸收单元。藉此,可利用该顺序串接内存晶粒的布局线路,大幅缩短各内存晶粒与布局线路间的距离,并同时使各控制地址单元间的布局线路缩短,而达到有效缩短线路布局以及简化线路设计的功效。
  • 顺序串接式多芯片内存结构

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