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[发明专利]使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器(DRAM)高速缓冲存储器管理-CN201680078744.2在审
发明人： H·M·勒;T·Q·张;N·瓦伊德亚纳坦;M·C·A·A·黑德斯;C·B·韦里利 -专利权人：高通股份有限公司
申请日： 2016-12-19 - 公布日： 2018-08-28 - 主分类号： G06F12/0895 文献下载
摘要：本发明涉及使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器DRAM高速缓冲存储器管理。在一个方面中，提供DRAM高速缓冲存储器管理电路以管理对高带宽存储器中DRAM高速缓冲存储器的存取。所述DRAM高速缓冲存储器管理电路包括标签目录高速缓冲存储器和标签目录高速缓冲存储器目录。所述标签目录高速缓冲存储器存储所述DRAM高速缓冲存储器中频繁存取的高速缓存线的标签，而所述标签目录高速缓冲存储器目录存储所述标签目录高速缓冲存储器的标签。所述DRAM高速缓冲存储器管理电路使用所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录确定与存储器地址相关联的数据是否缓存在所述高带宽存储器的所述DRAM高速缓冲存储器中。基于所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录，所述DRAM高速缓冲存储器管理电路可确定是否可使用所述DRAM高速缓冲存储器和/或系统存储器DRAM执行存储器操作。
高速缓冲存储器标签管理电路动态随机存取存储器存储器高带宽可扩展存取存储器操作存储器地址高速缓存线系统存储器目录存储管理存储关联

[发明专利]处理器及高速缓冲存储器的控制方法-CN200910178614.8无效
发明人：陈俊裕 -专利权人：奇景光电股份有限公司
申请日： 2009-09-22 - 公布日： 2011-04-20 - 主分类号： G06F1/32 文献下载
摘要：一种处理器及高速缓冲存储器的控制方法。处理器包括多个高速缓冲存储器(cache)与一控制单元。多个高速缓冲存储器分别受控于多个高速缓冲存储器致能信号而被启动。控制单元根据处理器的电源模式产生高速缓冲存储器致能信号，以选择并存取高速缓冲存储器的对应上述电源模式的子集，其中高速缓冲存储器的子集数量决定于电源模式。因此，处理器可根据电源模式要求高速缓冲存储器启动以减少高速缓冲存储器的功率消耗。
处理器高速缓冲存储器控制方法

[发明专利]缓冲高速缓冲存储器要求的处理器与该缓冲存储器及方法-CN200610075342.5有效
发明人：焦阳;陈义平;陈文中 -专利权人：威盛电子股份有限公司
申请日： 2006-04-10 - 公布日： 2006-09-27 - 主分类号： G06F12/08 文献下载
摘要：本发明公开一种能改善处理器执行效能的高速缓冲存储器(cache)。部分实施例中，一个高速缓冲存储器要求被接收，并且高速缓冲存储器内的逻辑单元判断是否该接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一寻到事件(hit)。若接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一寻到事件，接着服务该高速缓冲存储器要求。相反地，若接收到的高速缓冲存储器要求产生在高速缓冲存储器上的一误失(miss)，则将与该接收到的高速缓冲存储器要求相关的信息存储到一个误失要求表。于部分实施例，误失读取要求存储在误失读取要求表，而误失写入要求存储在误失写入要求表。
缓冲高速缓冲存储器要求处理器方法

[发明专利]增强存储器性能的方法及数据处理系统-CN97119632.X无效
发明人：Ｒ·Ｂ·帕特埃尔 -专利权人：国际商业机器公司
申请日： 1997-09-26 - 公布日： 2002-11-06 - 主分类号： G06F12/08 文献下载
摘要：本发明提供一种增强数据处理系统中存储器性能的方法和系统。当接收到对一级超高速缓冲存储器的一个超高速缓冲存储器行的存储器请求时，判定该存储器请求是否是存储启动的。如果该存储器请求在一级超高速缓冲存储器中命中且该存储器请求被判定为存储启动的话，则无效二级超高速缓冲存储器中相应的超高速缓冲存储器行。如果该存储器请求在一级超高速缓冲存储器中失中，则该存储器请求被送往二级超高速缓冲存储器，如果该存储器请求在二级超高速缓冲存储器中命中且该存储器请求被判定为存储启动的话，则被命中的超高速缓冲存储器行被传送到一级超高速缓冲存储器，而在二级超高速缓冲存储器中的该超高速缓冲存储器行被无效。
增强存储器性能方法数据处理系统

[发明专利]用于有效使用高速缓存及存储器的指令辅助高速缓存管理-CN200610064058.8有效
发明人： S·拉克什马纳穆尔蒂;M·罗森布卢思 -专利权人：英特尔公司
申请日： 2006-09-29 - 公布日： 2007-07-04 - 主分类号： G06F12/08 文献下载
摘要：用于有效利用高速缓冲存储器和存储器的指令辅助高速缓冲存储器管理。提示(例如修改符)被添加到读和写存储器存取指令来标识该存储器存取是针对临时数据的。通过这样的提示，执行交替的高速缓冲存储器策略和分配策略来最小化高速缓冲存储器和存储器存取。在一个策略下，写高速缓存未命中会导致将数据写到高速缓冲存储器线的局部中，而没有存储器读/写周期来填充该线的剩余部分。在另一个策略下，读高速缓存未命中会导致从存储器读，而没有分配或写读取的数据到高速缓冲存储器线。还公开了高速缓冲存储器线软锁机制，其中高速缓冲存储器线可以被选择性地软锁定来指示保持那些高速缓冲存储器线比非锁定高速缓冲存储器线优先。
用于有效使用高速缓存存储器指令辅助管理

[发明专利]用于分级数据超高速缓冲存储器系统中同步化的系统和方法-CN94191177.2无效
发明人：约瑟夫·Ｐ·布拉特;约翰·布伦南;彼得·苏颜特;威廉姆·Ａ·赫夫曼;约瑟夫·Ｔ·斯坎伦;史蒂夫·查瓦格利 -专利权人：硅图像有限公司;东芝株式会社
申请日： 1994-12-15 - 公布日： 2000-07-05 - 主分类号： G06F12/08 文献下载
摘要：控制系统控制执行超高速缓冲存储器存取指令使得不发生关于超高速缓冲存储器同步化的问题。$计算机系统包含至少具有１个超高速缓冲存储器的多个处理装置（１０２）。多处理器超高速存储器的同步在计算机系统中维持。至少１个处理装置包含由被连接到第２级超高速缓冲存储器（１１２）的第１级超高速缓冲存储器（１０８）构成的超高速缓冲存储器排列，在这里，整数存储指令能把数据存入第１级超高速缓冲存储器和第２级超高速缓冲存储器二者之中第１级超高速缓冲存储器能够字节写入，第２级超高速缓冲存储器能够字写入。在整数存储指令的执行过程中，按照ＦＡ指令的写入数据如下述那样写入到第２级超高速缓冲存储器中１个或１个以上的字节从第１级超高速缓冲存储器读入并且字长数据被写入到第２级超高速缓冲存储器中。
用于分级数据超高速缓冲存储器系统同步方法

[发明专利]使用动态分配的脏掩码空间的存储器管理-CN201380061576.2在审
发明人：梁坚;于春;徐飞 -专利权人：高通股份有限公司
申请日： 2013-10-28 - 公布日： 2015-07-29 - 主分类号： G06F12/08 文献下载
摘要：本发明揭示与包含高速缓冲存储器的存储器系统有关的系统及方法。所述高速缓冲存储器系统包含：包含多个高速缓冲存储器行的高速缓冲存储器；以及包含多个脏掩码的脏缓冲器。高速缓存控制器经配置以当到所述高速缓冲存储器行中的每一者的写入不是到所述高速缓冲存储器行的完全写入时，将所述脏掩码中的一者分配给所述相应高速缓冲存储器行。所述脏掩码中的每一者指示所述高速缓冲存储器行中的一者中的数据单元的脏状态。所述高速缓存控制器存储使所述脏掩码与所述脏掩码被分配给的所述高速缓冲存储器行相关联的识别ID信息。
使用动态分配掩码空间存储器管理

[发明专利]计算系统中支持热节点置换的方法与装置-CN200510103917.5有效
发明人：杜安·A·埃夫里尔;约翰·M·博肯哈根;菲利普·R·希利尔第三 -专利权人：国际商业机器公司
申请日： 2005-09-15 - 公布日： 2006-04-12 - 主分类号： G06F12/08 文献下载
摘要：一种用于清洗计算系统中高速缓冲存储器的装置与方法。在多节点计算系统中，第一节点中的高速缓冲存储器可以包括第二节点的地址空间中的更新数据。在关闭第一节点之前，必须清除第一节点中的高速缓冲存储器。计算系统使用一种用于高速缓冲存储器的随机类置换方案。在类置换选择机构中，高速缓冲存储器清洗例程设置涵盖随机类置换方案的高速缓冲存储器清洗模式。通过被涵盖的随机类置换方案，将以最小数量的取数操作清洗高速缓冲存储器中的所有高速缓冲存储器线，每个取数操作向高速缓冲存储器加载一个尚未处于高速缓冲存储器的高速缓冲存储器线。在一条必须通过其来读取和存储高速缓冲存储器的关键路径中，不招致额外的延迟代价。
计算系统支持节点置换方法装置

[发明专利]高速缓冲存储器-CN200680011397.8无效
发明人：山本崇夫;田中哲也;中西龙太;中岛雅逸;金子圭介;冈林叶月 -专利权人：松下电器产业株式会社
申请日： 2006-03-17 - 公布日： 2008-04-02 - 主分类号： G06F12/08 文献下载
摘要：本发明的高速缓冲存储器包括：第1高速缓冲存储器；并行工作的第2高速缓冲存储器；判定单元，在第1高速缓冲存储器及第2高速缓冲存储器二者未命中的情况下判定有关属性的真假，该属性是未命中的存储器访问对象数据的属性；以及控制单元，在被判定是真的情况下将存储器数据存储到第2高速缓冲存储器，在被判定是假的情况下将存储器数据存储到第1高速缓冲存储器。
高速缓冲存储器

[发明专利]加速服务器与客户端集合之间的数据文件的分配-CN201080052509.0无效
发明人： A·哈里;D·斯蒂尔亚迪斯;A·弗兰希尼;C·塞克哈尔 -专利权人：阿尔卡特朗讯
申请日： 2010-11-19 - 公布日： 2012-10-24 - 主分类号： H04L29/08 文献下载
摘要：加速服务器与客户端集合之间的数据文件的分配。本发明涉及客户端-服务器系统，并且更具体而言涉及客户端-服务器系统中的高速缓冲存储器节点。在客户端-服务器配置中，源系统将数据文件从源系统传输到连接到该源系统的服务器高速缓冲存储器节点。服务器高速缓冲存储器节点向客户端高速缓冲存储器节点发送高速缓冲存储在该服务器高速缓冲存储器节点中的数据文件的列表。该客户端高速缓冲存储器节点基于从该服务器高速缓冲存储器节点接收到的该列表，向该服务器高速缓冲存储器节点发送对于高速缓冲存储在该服务器高速缓冲存储器节点中的新数据文件的请求。该服务器高速缓冲存储器节点向该客户端高速缓冲存储器节点发送所请求的数据文件，并且该客户端高速缓冲存储器节点向目的地系统传输该数据文件。
加速服务器客户端集合之间数据文件分配

[发明专利]具有高访问存储带宽的高速缓冲存储器-CN200680038522.4有效
发明人：扬－威廉·范德韦尔特;卡洛斯·H·M·V·巴斯托 -专利权人： NXP股份有限公司
申请日： 2006-10-18 - 公布日： 2008-10-22 - 主分类号： G06F12/08 文献下载
摘要：提供了一种通过使用多个标记存储器以支持多路同时存储操作的高速缓冲存储器系统及方法。该高速缓冲存储器数据系统还提供多个多路同时高速缓冲存储器存储功能，以及与该存储功能同时进行的单个高速缓冲存储器载入功能。实施例生成了一种高速缓冲存器，其中在向高速缓冲存储器系统或装置执行数据存储操作时，高速缓冲存储器写缓冲区的操作不会成为瓶颈。
具有访问存储带宽高速缓冲存储器

[发明专利]用于压缩算法的高速缓冲存储体扩展-CN201580048563.0有效
发明人： G·帕奇拉腊斯;A·E·特纳;B·雷赫利克 -专利权人：高通股份有限公司
申请日： 2015-07-23 - 公布日： 2020-06-23 - 主分类号： G06F12/0846 文献下载
摘要：方面包括用于使用高速缓冲存储体扩展来实现针对压缩数据的高速缓冲存储器访问请求的计算设备、系统和方法。在一个方面中，高速缓冲存储体扩展可以包括：确定该高速缓冲存储器访问的压缩数据是否适合于单个高速缓冲存储体。响应于确定该压缩数据适合于单个高速缓冲存储体，可以计算高速缓冲存储体扩展值来替换/恢复在数据压缩期间可能被清除的用于该高速缓冲存储器访问请求的高速缓冲存储器的物理地址的存储体选择位。高速缓冲存储器的物理空间中的高速缓冲存储体扩展地址可以包括高速缓冲存储器访问请求的物理地址加上所恢复的存储体选择位。可以使用该高速缓冲存储体扩展地址来从高速缓冲存储器设备读取压缩数据，或者向高速缓冲存储器设备写入压缩数据。
用于压缩算法高速缓冲存储扩展

[发明专利]图像处理装置及图像处理方法-CN02804887.3无效
发明人：山口裕司 -专利权人：索尼公司
申请日： 2002-12-11 - 公布日： 2004-04-21 - 主分类号： G06T1/20 文献下载
摘要：全局模块(12)包括全局高速缓冲存储器(121)。根据来自局部模块的局部高速缓冲存储器填充请求，全局高速缓冲存储器相应于请求将在全局高速缓冲存储器中的数据输出到发送该请求的局部模块。多个局部模块13－0至13－3有存储器模块、局部高速缓冲存储器、和用于根据运行参数和局部高速缓冲存储器的处理数据执行处理的处理单元。当处理所要求的处理数据不在局部高速缓冲存储器时，输出用于请求所需数据的局部高速缓冲存储器填充请求，并用响应所述请求而发送的数据更新局部高速缓冲存储器。
图像处理装置方法

[发明专利]高速缓冲存储器系统-CN200510109488.2无效
发明人：宫下贵典;柴田耕作;津幡真太郎 -专利权人：松下电器产业株式会社
申请日： 2005-10-20 - 公布日： 2006-04-26 - 主分类号： G06F12/12 文献下载
摘要：本发明提供的高速缓冲存储器系统是具有多个主控制器并有效使用总线带宽的系统。该高速缓冲存储器系统包括：高速缓冲存储器；总线负载判决设备，用于对连接到存储高速缓冲存储器的高速缓冲存储器目标数据的记录设备的总线的状态执行判决；以及替换通道控制器，用于根据总线负载判决设备所执行的判决结果控制高速缓冲存储器的替换形式
高速缓冲存储器系统

[发明专利]用于转移目标的指令高速缓冲存储器通路预测-CN03819241.1无效
发明人： J·－W·范德维尔德特 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2003-08-11 - 公布日： 2005-09-28 - 主分类号： G06F12/08 文献下载
摘要：通常高速缓冲存储器体系结构提供单个高速缓冲存储器通路预测存储器，以供为程序流中包括的顺序和非顺序指令预测高速缓冲存储器通路而使用。不幸的是，现有技术的高速缓冲存储器通路预测方案的缺点之一在于当处理以非顺序方式改变PC的指令时其效率问题，所述指令诸如是包括转移指令的分支指令。为了易于高速缓存非顺序指令，提供了附加的高速缓冲存储器通路预测存储器来处理非顺序指令。由此，在程序执行期间，判定电路依据指令类型(252，253)来确定是使用顺序高速缓冲存储器通路(251)预测阵列还是非顺序高速缓冲存储器通路(271)预测阵列。有益的是，当用于非顺序指令时，改进的高速缓冲存储器通路预测方案增加了高速缓冲存储器命中百分比。
用于转移目标指令高速缓冲存储器通路预测

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