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[实用新型]时钟信号测试装置-CN202022824968.X有效
发明人：肖光;叶刚 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2020-11-30 - 公布日： 2021-05-25 - 主分类号： H04J3/06 文献下载
摘要：本实用新型提供了一种时钟信号测试装置，用于测试多个待测芯片的时钟信号，包括RCC时钟信号控制器以及多通道信号测试器，其中：RCC时钟信号控制器具有时钟控制信号输出端口，时钟控制信号输出端口与多个待测芯片电连接，多通道信号测试器具有时钟信号输入端口以及时钟数据输出端口，时钟信号输入端口与多个待测芯片电连接，且时钟信号输入端口为一时钟信号分频获取端口，该多通道信号测试器用以分频获取多个待测芯片的时钟信号，并读出多个待测芯片的时钟数据，本实用新型提供的时钟信号测试装置可以对高频率的时钟信号进行测试，且可以实现更高的同测数。
时钟信号测试装置

[发明专利]一种门控时钟电路-CN202011195633.4有效
发明人：刘宝光;刘志哲;孟庆龙;马承光 -专利权人：拓维电子科技（上海）有限公司
申请日： 2020-10-31 - 公布日： 2022-10-18 - 主分类号： H03K19/20 文献下载
摘要：本公开的实施例提供了一种门控时钟电路。所述门控时钟电路包括第一同步电路M1、第二同步电路M2，二输入与门M3与反相器M4；第一同步电路M1的CP端口接入输入时钟脉冲信号CP，RDN端口接入RSTN信号，D端口接入电源VDD；第二同步电路M2的CP端口接入输入时钟脉冲信号CP，RDN端口接入第一同步电路M1的Q端口，D端口接入EN使能信号；二输入与门M3的A端口接入第二同步电路M2的Q端口，B端口接入输入时钟脉冲信号CP；二输入与门M3的Q端口的输出信号为输出时钟Q；反相器M4的I端口接入二输入与门M3的Q端口；反相器M4的QN端口的输出信号为输出时钟QN。以此方式，可以实现时钟关闭时输出时钟状态确定，时钟开关过程中不产生毛刺。
一种门控时钟电路

[发明专利]可释放时钟线的双线总线主控元件、计算机系统及释放方法-CN200810083279.9无效
发明人：蔡廷鸿 -专利权人：宏正自动科技股份有限公司
申请日： 2008-03-03 - 公布日： 2008-10-01 - 主分类号： G06F13/42 文献下载
摘要：本发明揭示一种可释放时钟线的双线总线主控元件、具有该主控元件的计算机系统及其释放方法，其中主控元件能透过具有时钟线以及数据线的双线总线与被控元件连接。本发明主控元件具有一数据端口、一时钟端口以及一输出端口，且该输出端口也与时钟线耦接。当双线总线的时钟被被控元件暂持超过一预定延迟时间时，输出端口透过时钟线向被控元件传送至少一时钟脉冲，以释放时钟线，从而避免传输失败或者数据损毁。当输出端口每次传送主控元件产生的时钟脉冲后，主控元件透过数据端口确认是否接收到一响应。该响应代表确认时钟线已被释放，在时钟线被释放后，数据端口向被控元件传送主控元件所产生的停止脉冲。
释放时钟双线总线主控元件计算机系统方法

[发明专利]一种通用于GEPON/GPON的串行化/反串行化接口模块-CN200810225937.3有效
发明人：沈羽纶;黄元波;杨志勇;温玉屏;杨彦波 -专利权人：烽火通信科技股份有限公司
申请日： 2008-11-07 - 公布日： 2009-03-25 - 主分类号： H04Q11/00 文献下载
摘要：本发明涉及一种通用于GEPON/GPON的串行化/反串行化接口模块，包括：串行信号输入端口、串行信号输出端口、并行信号输入端口、并行信号输出端口、模式选择端口、发送速率选择端口、接收速率选择端口、发送数据宽度选择端口、接收数据宽度选择端口、参考时钟输入端口、时钟选择端口、接收时钟输出端口、发送时钟输入端口、发送端电路和接收端电路，接收端电路包括时钟恢复单元CDR、串并转换单元DEMUX，发送端电路包括时钟合成及复用单元
一种通用 gepon gpon 串行接口模块

[实用新型]五端口芯片及芯片系统-CN202221397818.8有效
发明人：刘洲宏;莫要武;任冠京;侯金剑 -专利权人：思特威（上海）电子科技股份有限公司
申请日： 2022-05-30 - 公布日： 2022-12-06 - 主分类号： H04N5/369 文献下载
摘要：本实用新型提供一种五端口芯片，包括：时钟模块，用于根据主时钟端口输入的外部时钟形成同步时钟；数据输入模块，连接时钟模块的输出端，用于在同步时钟的控制下，接收主数据正端口和主数据负端口输入的配置差分数据并将其转成配置信息存储；主模块，连接数据输入模块的输出端，用于读取配置信息并进行芯片配置，及在系统时钟的控制下产生待传数据；数据输出模块，连接时钟模块的输出端和主模块的输出端，用于将待传数据转成待传差分数据，并基于同步时钟将待传差分数据在设定帧格式下通过主数据正端口和主数据负端口差分输出通过本实用新型提供的五端口芯片，解决了现有图像传感器芯片在数据传输过程中存在抗干扰能力差的问题。
端口芯片系统

[发明专利]一种智能仪表的双回路显示输出电路-CN201910984328.4在审
发明人：张捷;江穗光 -专利权人：广东科瑞德电气科技有限公司
申请日： 2019-10-16 - 公布日： 2019-12-06 - 主分类号： G09G5/36 文献下载
摘要：一种智能仪表的双回路显示输出电路，包括主控CPU、第一显示控制芯片和第二显示控制芯片；主控CPU包括第一输出引脚、第二输出引脚、第三输出引脚、第四输出引脚、第五输出引脚和第六输出引脚；第一显示控制芯片包括第一片选端口、第一时钟端口和第一输入端口；第二显示控制芯片包括第二片选端口、第二时钟端口和第二输入端口；第一输出引脚通过第一片选信号线与第一片选端口连接，第二输出引脚通过第一时钟线与第一时钟端口连接，第三输出引脚通过第一输出总线与第一输入端口连接；第四输引脚通过第二片选信号线与第二片选端口连接，第五输出引脚通过第二时钟线与第二时钟端口连接，第六输出引脚通过第二输出总线与第二输入端口连接。
输出引脚显示控制芯片时钟端口输入端口连接端口连接输出总线输入端口主控CPU 时钟线片选显示输出电路片选信号线智能仪表双回路信号线引脚

[实用新型]一种智能仪表的双回路显示输出电路-CN201921736967.0有效
发明人：张捷;黄秉仁;邱天明 -专利权人：广东科瑞德电气科技有限公司
申请日： 2019-10-16 - 公布日： 2020-03-31 - 主分类号： G09G5/36 文献下载
摘要：一种智能仪表的双回路显示输出电路，包括主控CPU、第一显示控制芯片和第二显示控制芯片；主控CPU包括第一输出引脚、第二输出引脚、第三输出引脚、第四输出引脚、第五输出引脚和第六输出引脚；第一显示控制芯片包括第一片选端口、第一时钟端口和第一输入端口；第二显示控制芯片包括第二片选端口、第二时钟端口和第二输入端口；第一输出引脚通过第一片选信号线与第一片选端口连接，第二输出引脚通过第一时钟线与第一时钟端口连接，第三输出引脚通过第一输出总线与第一输入端口连接；第四输引脚通过第二片选信号线与第二片选端口连接，第五输出引脚通过第二时钟线与第二时钟端口连接，第六输出引脚通过第二输出总线与第二输入端口连接。
一种智能仪表回路显示输出电路

[实用新型]一种提供时钟同步的装置-CN201620624997.2有效
发明人： -专利权人：
申请日： 2016-06-22 - 公布日： 2017-01-04 - 主分类号： H04J3/06 文献下载
摘要：本实用新型涉及一种提供时钟同步的装置。该装置包括时钟提供芯片和用于接收所述时钟信号的时钟接收模块，其中，所述芯片包括时钟输出端口和模数转换端口，所述时钟接收模块包括时钟输入端口。所述芯片的模数转换端口连接至所述时钟接收模块的时钟输入端口；以及将所述芯片配置为将从时钟源产生的第一时钟信号经模数过程转换为第二时钟信号，并将所述第二时钟信号从所述芯片的模数转换端口输出以向所述时钟接收模块提供所述第二时钟信号根据本实用新型的实施例，可以通过模数转换端口来向时钟接收模块提供同步时钟信号，能够增加时钟信号的驱动能力，并且设计简单。
一种提供时钟同步装置

[实用新型]一种电表时钟调校装置-CN201821670270.3有效
发明人：余艳 -专利权人：深圳市科陆电子科技股份有限公司
申请日： 2018-10-15 - 公布日： 2019-08-27 - 主分类号： G01R35/04 文献下载
摘要：本实用新型公开了一种电表时钟调校装置，涉及智能电网领域，包括底座、时钟测试模块、时钟信号输出端口和调试端口，所述时钟测试模块设置于所述底座中，所述时钟信号输出端口与时钟测试仪连接，所述调试端口与调试主机连接，所述时钟测试模块包括一组时钟测试探针、一组调试探针和一组电源端子，所述时钟测试探针与所述时钟信号输出端口连接，所述调试探针与所述调试端口连接，所述电源端子的一端与电源连接，所述电源端子的另一端与电表连接，为电表供电，通过电源端子为待测电表供电，通过时钟测试探针采集时钟信号，通过调试探针将调试信号发送至电表，调试时，无需接线使用方便。
时钟测试探针电表时钟信号输出电源端子调试端口调试时钟调校底座采集时钟信号本实用新型时钟测试仪供电电源连接调试信号调试主机端口连接模块设置智能电网测电表组电源接线发送

[发明专利]包括经级联耦合结构发送参考时钟的存储装置的电子装置-CN201710804654.3有效
发明人：郑用友;吴和锡;崔珍赫 -专利权人：三星电子株式会社
申请日： 2017-09-08 - 公布日： 2022-05-24 - 主分类号： G06F3/06 文献下载
摘要：公开了一种电子装置，所述电子装置包括：应用处理器，被配置为生成参考时钟；第一存储装置，被配置为通过时钟输入端口从应用处理器接收参考时钟，向时钟输出端口输出参考时钟，并通过利用参考时钟与应用处理器通信；以及第二存储装置，被配置为从时钟输出端口接收参考时钟，并利用参考时钟与第一存储装置通信。
包括级联耦合结构发送参考时钟存储装置电子

[发明专利]一种亚阈值单周期时钟降频控制电路-CN202010920469.2有效
发明人：胡晓宇;袁甲;于增辉;凌康 -专利权人：北京中科芯蕊科技有限公司
申请日： 2020-09-04 - 公布日： 2023-06-27 - 主分类号： H03D7/16 文献下载
摘要：本发明涉及一种亚阈值单周期时钟降频控制电路。所述控制电路包括2个输入端口，1个输出端口，输入端端口分别输入时钟信号以及输入脉冲信号，输出端口输出降频后的时钟降频信号，基于本发明所提供的亚阈值单周期时钟降频控制电路，通过控制输入脉冲信号以及时钟信号的电平状态，输出降频后的时钟降频信号，实现单周期时钟降频控制。本发明所提供的亚阈值单周期时钟降频控制电路控制信号简单，适合应用于容错设计，纠错控制和具有单周期时钟降频需求的电路中。
一种阈值周期时钟控制电路

[发明专利]一种具有宽频率输入范围的延迟锁相环-CN201810230894.1在审
发明人：曾夕;李志芳;董林妹;严慧婕;罗颖 -专利权人：上海集成电路研发中心有限公司;成都微光集电科技有限公司
申请日： 2018-03-20 - 公布日： 2018-09-21 - 主分类号： H03L7/081 文献下载
摘要：本发明公开了一种具有宽频率输入范围的延迟锁相环，包括相位检测模块、延迟模块、控制模块、调节模块和选择模块，相位检测模块的两个输入端口分别连接参考时钟和反馈时钟，相位状态输出端口连接所述控制模块的输入端口；延迟模块的输入端口连接所述参考时钟，选择模块的输入端口分别连接控制模块和延迟模块的输出端口，延迟单元中包括至少一条延迟链；选择模块的输出端口输出选择后的时钟，调节模块的两个输入端口分别连接计数时钟和参考时钟，调节模块的输出端口连接所述延迟模块。
延迟锁相环输入端口延迟模块参考时钟选择模块宽频率输出端口连接相位检测模块控制模块输出端口延迟链连接控制模块输入端口连接反馈时钟工作频率计数时钟输出选择相位状态延迟单元自动选择

[发明专利]一种具有宽频率输入范围的延迟锁相环-CN201810230390.X有效
发明人：曾夕;温建新;李久;段杰斌;袁庆 -专利权人：上海集成电路研发中心有限公司;成都微光集电科技有限公司
申请日： 2018-03-20 - 公布日： 2022-04-01 - 主分类号： H03L7/085 文献下载
摘要：本发明公开了一种具有宽频率输入范围的延迟锁相环，包括相位检测模块、延迟模块、控制模块、调节模块和选择模块，相位检测模块的两个输入端口分别连接参考时钟和反馈时钟，相位状态输出端口连接所述控制模块的输入端口；延迟模块的输入端口连接所述参考时钟，选择模块的输入端口分别连接控制模块和延迟模块的输出端口，延迟单元中包括至少一条延迟链；选择模块的输出端口输出选择后的时钟，调节模块的两个输入端口分别连接计数时钟和参考时钟，调节模块的输出端口连接所述延迟模块。
一种具有宽频输入范围延迟锁相环

[发明专利]一种半周期延时步进的时钟同步电路-CN202210575288.X在审
发明人：王尧;程理丽;贾世旺;赵飞;韩威 -专利权人：中国电子科技集团公司第五十四研究所
申请日： 2022-05-25 - 公布日： 2022-10-04 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种半周期延时步进的时钟同步电路，涉及大规模数字时钟同步领域。该电路包括1‑1024分频电路和半周期延时步进输出电路；时钟信号从1‑1024分频电路的信号输入端口进入，经过1‑1024分频电路的分频后，从1‑1024分频电路的输出端口输入到半周期延时步进输出电路的分频输入端口；半周期延时步进输出电路单元的复位信号输出端口输出复位信号到1‑1024分频电路的输入复位端口；半周期延时步进输出电路单元的时钟输出端口输出延时后的分频信号。本发明适用于CMOS工艺，具有时钟源同步、分频、以0.5周期为延时步进的输出特点，可以实现以0.5周期为延时步进、可以整数分频，并且与输入信号时钟上升沿同步的电路。
一种周期延时步进时钟同步电路

[实用新型]一种半周期延时步进的时钟同步电路-CN202221271360.1有效
发明人：王尧;程理丽;贾世旺;赵飞;韩威 -专利权人：中国电子科技集团公司第五十四研究所
申请日： 2022-05-25 - 公布日： 2022-09-06 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种半周期延时步进的时钟同步电路，涉及大规模数字时钟同步领域。该电路包括1‑1024分频电路和半周期延时步进输出电路；时钟信号从1‑1024分频电路的信号输入端口进入，经过1‑1024分频电路的分频后，从1‑1024分频电路的输出端口输入到半周期延时步进输出电路的分频输入端口；半周期延时步进输出电路单元的复位信号输出端口输出复位信号到1‑1024分频电路的输入复位端口；半周期延时步进输出电路单元的时钟输出端口输出延时后的分频信号。本实用新型适用于CMOS工艺，具有时钟源同步、分频、以0.5周期为延时步进的输出特点，可以实现以0.5周期为延时步进、可以整数分频，并且与输入信号时钟上升沿同步的电路。
一种周期延时步进时钟同步电路